本発明は電源回路、該電源回路を含む液晶表示装置、該液晶表示装置を含む電子機器に関する。 The present invention is a power supply circuit, a liquid crystal display device including a power supply circuit, an electronic apparatus including the liquid crystal display device.
第１の背景技術として、１ライン線順次駆動の液晶表示装置に用いられる電源回路について図４８を用いて説明する。 As a first background art will be described with reference to FIG. 48 for the power supply circuit used in a liquid crystal display device of one line line sequential driving. この図は、特開平２−１５０８１９号公報の図３と基本的に同じである。 This figure is basically the same as FIG. 3 of JP-A 2-150819 JP. ここにＶ０〜Ｖ５は、ＶＤ＝Ｖ０−Ｖ１＝Ｖ１−Ｖ２＝Ｖ３−Ｖ４＝Ｖ４−Ｖ５なる関係を持ち、例えば１／２４０デューティの場合にＶＤは１．６Ｖ程度である。 Here V0~V5 has a VD = V0-V1 = V1-V2 = V3-V4 = V4-V5 the relationship, for example, 1/240 in the case of the duty VD is about 1.6V.
液晶表示装置に外部から入力される電圧は、ＧＮＤを基準電位としてドライバＩＣのロジック部のためのＶＣＣと、液晶パネル駆動電圧を作るためのＶＥＥである。 Voltage input from the outside to the liquid crystal display device includes a VCC for the logic portions of the driver IC as reference potential GND, a VEE for making a liquid crystal panel driving voltage. ＶＥＥはＶＣＣに比べてかなり高く、例えば１／２４０デューティの場合、２０Ｖ〜２５Ｖ程度である。 VEE is considerably higher than the VCC, for example, 1/240 when the duty is about 20V～25V. Ｖ０〜Ｖ５の内、Ｖ０にはＶＥＥを、Ｖ５にはＧＮＤをそのまま用いる。 Of V0～V5, a VEE to V0, it is used GND to V5. 残りのＶ１〜Ｖ４は、ＶＥＥ−ＧＮＤ間を抵抗Ｒ１〜Ｒ５で分割した電圧をオペアンプＯＰ１〜ＯＰ４で低インピーダンス変換したものを用いる。 The remaining V1~V4 uses those low impedance converts the voltage obtained by dividing the inter-VEE-GND by resistor R1~R5 operational amplifier OP1～OP4. ＯＰ１〜ＯＰ４はＶＥＥ系の電圧で動作し、ＶＣＣはパネル駆動電圧自体の形成には直接関与していない。 OP1~OP4 operates at voltages VEE system, VCC is the formation of the panel drive voltage itself is not directly involved.
以下、走査線側をＹ、データ線側をＸで表し、消費電力について述べる。 Hereinafter, it represents a scan line side Y, the data line side in X, we describe the power consumption. 例えばパネルの走査線電極をＹ電極、Ｙ電極を駆動するドライバＩＣをＹドライバ、パネルのデータ線電極をＸ電極、Ｘ電極を駆動するドライバＩＣをＸドライバと表す。 For example the panel scan line electrodes Y electrodes, the driver IC of the Y driver for driving the Y electrodes, the data line electrode and the X electrode of the panel, a driver IC for driving the X electrode is represented as X driver. 非選択のＹ電極に加えられる電圧はＶ１かＶ４である。 Voltage applied to the Y electrodes of the unselected is V1 or V4. そして非選択のＹ電極がＶ１の場合にＸ電極に加えられる電圧はＶ０かＶ２であり、非選択のＹ電極がＶ４の場合にＸ電極に加えられる電圧はＶ３かＶ５である。 The voltage applied to the X electrodes when a non-selected Y electrodes is V1 is V0 or V2, the voltage Y electrodes of unselected is applied to the X electrode when the V4 is V3 or V5.
１／２４０デューティの場合、選択状態のＹ電極が１ラインのみであるのに対して残りの２３９ラインは全て非選択状態である。 1/240 If the duty is a non-selected state of all the remaining 239 lines whereas the Y electrode of the selected state is only one line. 従って、Ｘ電極と選択状態のＹ電極との間で流れる充放電電流は、Ｘ電極と非選択状態のＹ電極との間で流れる充放電電流よりもかなり小さい。 Therefore, the charge and discharge current flowing between the Y electrode of the selected state and the X electrode is considerably smaller than the discharge current flowing between the X electrodes and the non-selected Y electrodes. 即ち、液晶パネル自体の消費電流は、Ｘ電極と非選択状態のＹ電極との間で流れる充放電電流が大部分である。 That is, the current consumption of the liquid crystal panel itself, charging and discharging currents flowing between the X electrodes and the non-selected Y electrode is predominantly. よって、ここではＸ電極と非選択状態のＹ電極との間で流れる充放電電流についてのみ注目する。 Thus, here we focus only on the charge and discharge current flowing between the X electrodes and the non-selected Y electrodes.
例えば非選択のＹ電極の電圧がＶ１である時に、Ｘ電極の電圧がＶ０からＶ２に変化した場合を考える。 For example, when the voltage of the non-selected Y electrodes is V1, consider a case where the voltage of the X electrode is changed to V2 from V0. この時、Ｘ−Ｙ電極間の液晶層の容量をＣｐｎとすると、Ｘ電極の電圧がＶ０からＶ１になる際に、Ｃｐｎ×（Ｖ０−Ｖ１）の電荷がＶ０から流出してＶ１に流入する（図４８のＤ参照）。 At this time, when the Cpn the capacitance of the liquid crystal layer between the X-Y electrodes, when the voltage of the X electrode becomes a V0 V1, the charge of Cpn × (V0-V1) flows into the V1 to flow out from V0 (see D in Fig. 48). 次にＸ電極の電圧がＶ１からＶ２になる際に、Ｃｐｎ×（Ｖ１−Ｖ２）の電荷がＶ１から流出してＶ２に流入する（Ｅ参照）。 Then when the voltage of the X electrode becomes V2 from V1, a charge of Cpn × (V1-V2) flows into V2 flows out from V1 (see E). ここでＶ０−Ｖ１＝Ｖ１−Ｖ２であるため、Ｖ１に流入する電荷とＶ１から流出する電荷とは等しくなる。 Here, since it is V0-V1 = V1-V2, it is equal to the charge flowing from the charge and V1 flowing into V1. 従って、Ｖ１への電荷の流出入は差し引き零となり、結果的にはＣｐｎ×（Ｖ０−Ｖ２）の電荷がＶ０から流出してＶ２に流入することになる（Ｆ参照）。 Thus, inflow and outflow subtracts becomes zero charge to V1, the charge of Cpn × (V0-V2) is to flow into the V2 flows out from V0 to result (see F). この電荷はオペアンプＯＰ２を通って最終的にＧＮＤへ流れ込む（Ｇ参照）。 This charge flows ultimately to GND through the operational amplifier OP2 (see G). しかしながら、この電荷は、ＯＰ２の中を移動してＧＮＤへ至る経路では有効な働きをせず、単に熱損失を発生させＯＰ２を発熱させるだけとなる。 However, this charge does not effective work in path to GND to move through the OP2, simply becomes only by heating the OP2 to generate heat losses. この場合のパネルの充放電電流をＩｐｎ、ＧＮＤ＝０Ｖとすると、このＩｐｎによる消費電力はＩｐｎ×ＶＥＥとなる。 The charge-discharge current in this case the panel Ipn, when the GND = 0V, power consumption due to this Ipn becomes Ipn × VEE. そして図４８のＧから明らかなように、このＩｐｎの有効利用率は（Ｖ０−Ｖ２）／ＶＥＥである。 And as is clear from G in Fig. 48, the effective utilization rate of this Ipn is (V0-V2) / VEE. １／２４０デューティの場合、Ｖ０−Ｖ２が２×１．６Ｖ程度であるのに対してＶＥＥは２０Ｖ〜２５Ｖであるため、有効利用率は１６％以下ということになる。 1/240 If the duty, VEE is because it is 20V～25V, effective utilization rate will be of 16% or less with respect to the V0-V2 is about 2 × 1.6V.
第２の背景技術として、４ライン同時選択駆動の液晶表示装置に用いられる電源回路について説明する。 As a second background art, it is described power supply circuit used in a liquid crystal display device of the four-line simultaneous selection drive. 複数のＹ電極（行電極）を同時に選択する駆動方法（ＭＬＳ駆動）の基本概念は、文献１（Ａ ＧＥＮＥＲＡＬＩＺＥＤ ＡＤＤＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＲＭＳ ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ． １９８８ ＩＮＴＥＲＮＡＴＩＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳＥＡＲＣＨ ＣＯＮＦ．の講演集８０〜８５頁）や、ＵＳＰ５，２６２，８８１に記載されている。 The driving method of selecting a plurality of Y electrodes (row electrodes) simultaneously basic concept of (MLS drive) is Literature 1 (A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS. 1988 INTERNATINAL DISPLAY RESEARCH CONF. Proceedings, pp 80-85) of and it is described in USP5,262,881. 単純な１ライン線順次駆動にて液晶の応答を速くした場合にはコントラストの低下が問題になるが、ＭＬＳ駆動によればこの問題を解決できる。 At a simple 1-line line sequential driving when fast response of the liquid crystal is reduced in contrast is a problem, this problem can be solved according to the MLS driving.
ＭＬＳ駆動でＬライン（Ｌは２以上の正整数）を同時選択する場合、Ｙ電極には、ＶＭ及びこのＶＭを中点電位とするＶＨとＶＬの合計３レベルの電位が必要となる。 If (the L of 2 or more positive integer) L line MLS driving selected simultaneously, the Y electrodes, it is necessary to VM and a total of three levels of potential of VH and VL for the VM and the midpoint potential. ここでＶＭは非選択電位、ＶＨ、ＶＬは選択電位に使用する。 Here VM is non-selection potential, VH, VL are used to select potential. またＸ電極には、ＶＭを中心として（Ｌ＋１）レベルの電位が必要となる。 Also the X electrodes, around the VM (L + 1) level potential is required for. Ｌが大きくなるにしたがい、Ｙ電極を駆動する電圧幅ＶＨ−ＨＬは小さくなり、逆に、Ｘ電極の駆動には大きな電圧幅が必要となる。 According L increases, the voltage range for driving the Y electrodes VH-HL decreases, conversely, a large voltage amplitude is necessary for driving the X electrodes.
図４９に４ライン同時選択法を使用した場合に考えられる電源回路の一例を示す。 Figure 49 shows an example of a power supply circuit is considered when using the four-line simultaneous selection method. パネルの駆動に必要な電圧は、Ｙ電極の選択電圧となるＶＨ及びＶＬ、Ｙ電極の非選択電圧となるＶＭ、Ｘ電極の駆動電圧となるＶｘ０〜Ｖｘ４である。 Voltage necessary for driving the panel, a selection voltage of the Y electrode VH and VL, VM as a non-selection voltage of the Y electrode, a Vx0~Vx4 serving as a driving voltage of the X electrode. ＶＭは、パネルに加える電圧の中央電位となるものであり、ＶＨ−ＶＭ＝ＶＭ−ＶＬ、Ｖｘ０−Ｖｘ１＝Ｖｘ１−Ｖｘ２＝Ｖｘ２−Ｖｘ３＝Ｖｘ３−Ｖｘ４の関係が成り立つ。 VM serves as a central potential of the voltage applied to the panel, the relationship of VH-VM = VM-VL, Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4 holds. またＸ電極側の中央電位Ｖｘ２はＶＭと同電位である。 The center potential Vx2 the X electrode side is VM and the same potential. 例えば１／２４０デューティ相当のパネルではＶＨ−ＶＬは２５Ｖ程度、Ｖｘ０−Ｖｘ１は１．６Ｖ程度となる。 For example VH-VL at 1/240 duty corresponding panels 25V about, Vx0-Vx1 is about 1.6V.
液晶表示装置に外部から入力される電圧は、ＧＮＤを基準電位（０Ｖ）として、ドライバＩＣのロジック部のためのＶＣＣと、液晶パネル駆動電圧を作るためのＶＥＥ（＝ＶＨ−ＶＬ）であり、前述したようにＶＥＥはＶＣＣに比べてかなり高電圧である。 Voltage input from the outside to the liquid crystal display device, GND as a reference potential (0V), and VCC for the logic portions of the driver IC, a VEE (= VH-VL) for creating the liquid crystal panel drive voltages, VEE as described above are considerably higher voltage than the VCC. なお図４９においてＶＤＤｙとＶＳＳｙはＹドライバのロジック部の電圧であり、ＶＣＣとＧＮＤがそのまま結線される。 Note VDDy and VSSy in FIG. 49 is a voltage of the logic portion of the Y driver, VCC and GND are directly connected. またＶＤＤｘとＶＳＳｘはＸドライバのロジック部の電圧であり、ＧＮＤ＝０ＶとしてＶＤＤｘ−ＶＳＳｘ＝ＶＣＣである。 The VDDx and VSSx are voltages for the logic portion of the X driver is VDDx-VSSx = VCC as GND = 0V. Ｘドライバに必要な耐圧はＶｘ０−Ｖｘ４であり、例えば１／２４０デューティ相当のパネルでは７Ｖ程度で済む。 Withstand voltage required for the X driver is Vx0-Vx4, for example 1/240 requires only about 7V for duty equivalent panel. ＶＨとＶＬには各々ＶＥＥとＧＮＤをそのまま用いる。 Each in VH and VL of VEE and GND is used as it is. Ｖｘ０〜Ｖｘ４とＶＳＳＸは、ＶＥＥ−ＧＮＤ間を抵抗Ｒ１〜Ｒ６で分割した電圧をオペアンプＯＰ１〜ＯＰ６で低インピーダンス変換したものを用いる。 Vx0~Vx4 and VSSX uses those low impedance converts the voltage obtained by dividing the inter-VEE-GND by resistor R1~R6 operational amplifier OP1～OP6. またＶＤＤｘ−ＶＳＳｘ＝ＶＣＣの関係を成り立たせるために、Ｒ７＝Ｒ８かつＲ９＝Ｒ１０となるようにＲ７〜Ｒ１０の抵抗値を設定している。 In order to hold the relationship VDDx-VSSx = VCC, it is set the resistance value of R7~R10 such that R7 = R8 and R9 = R10. ＯＰ１〜ＯＰ６はＶＥＥ系の電圧で動作し、ＶＣＣはパネル駆動電圧自体の形成には直接関与していない。 OP1~OP6 operates at voltages VEE system, VCC is the formation of the panel drive voltage itself is not directly involved.
以下、図４９に示す電源回路を用いた場合の消費電力について述べる。 Hereinafter, we describe the power consumption when using the power supply circuit shown in FIG. 49. Ｙ電極に非選択時に加えられる電圧はＶＭであり、Ｘ電極に加えられる電圧はＶｘ０〜Ｖｘ４である。 Voltage applied during the non-selected Y electrode is VM, the voltage applied to the X electrode is Vx0～Vx4. 前述した１ライン線順次駆動の場合と同様に、液晶パネル自体の消費電流の大部分は、Ｘ電極と非選択状態のＹ電極との間で流れる充放電電流である。 As with the 1-line line sequential driving as described above, most of the current consumption of the liquid crystal panel itself is a charge-discharge current flowing between the X electrode and the Y electrode of the non-selected state. パネルの充放電電流Ｉｐｎによる消費電力は、ＧＮＤ＝０ＶとしてＩｐｎ×ＶＥＥとなる。 Power consumption due to charging and discharging current Ipn panel becomes Ipn × VEE as GND = 0V. しかしながら、前述したように、Ｖｘ０〜Ｖｘ４とＶＭとの電圧差はＶＥＥ−ＧＮＤ間の電圧差に比べてかなり小さい。 However, as described above, the voltage difference between the Vx0~Vx4 and VM is much smaller than the voltage difference between VEE-GND. 従って、Ｉｐｎの有効利用率は極めて低く、大部分がオペアンプの中を移動してＧＮＤへ至る経路で単に熱損失となってオペアンプを発熱させるだけとなる。 Accordingly, the effective utilization rate of Ipn is extremely low, the simply to heat the operational amplifier as heat loss path mostly leads to GND to move through the operational amplifier.
更に、Ｘドライバのロジック部等での消費電流をＩＸＤとすると、これによる消費電力がＩＸＤ×ＶＣＣではなくＩＸＤ×ＶＥＥとなる。 Further, when the current consumption of the logic portion and the like of the X driver and IXD, due to power consumption which becomes IXD × In VCC rather IXD × VEE. ＩＸＤ×（ＶＥＥ−ＶＣＣ）の部分はやはりオペアンプの中を移動してＧＮＤへ至る経路で単に熱損失となってオペアンプを発熱させるだけとなっている。 Portion IXD × (VEE-VCC) has become only the heat is generated the operational amplifier also becomes simply heat loss path to move through the operational amplifier to GND. 複数ライン同時選択法によればＸドライバの動作電圧幅を小さくできるが、この背景技術ではこの利点を消費電力低減に全く活用できていない。 Can reduce the operating voltage range of the X driver according to the multiple line selection method, in this background art is not at all possible to make the power consumption reducing this advantage.
第３の背景技術として、２端子型非線形スイッチング素子を用いた液晶表示装置の電源回路について説明する。 As a third background art, the power supply circuit of a liquid crystal display device using the 2-terminal type non-linear switching element will be described. このような液晶表示装置の駆動方法は、特公平５−３４６５５に記載されており、また、この場合に用いられる電源回路としては、特公平５−４６９５４やＵＳＰ５，１０１，１１６に記載されたものがある。 The driving method of the liquid crystal display device is described in KOKOKU 5-34655, also, as the power source circuit used in this case, those described in KOKOKU 5-46954 and USP5,101,116 there is. 以下、図５０（ＵＳＰ５，１０１，１１６のＦｉｇ．１Ａに記載される駆動電圧波形を転記）及び図５１（同Ｆｉｇ．２Ｂに記載される回路を転記）を用いて、この電源回路の動作と構成を説明する。 Hereinafter, with reference to (posting the circuitry described in the Fig.2B) Figure 50 (post driving voltage waveforms described in Fig.1A of USP5,101,116) and 51, the operation of the power supply circuit the structure will be described. 図５０においてＴＰｙ（ｙ＝１，２，…，ｎ）はＹ電極を駆動する電圧波形であり、ＶＤ２は正側の選択電圧、ＶＳ２は負側の選択電圧、ＶＭ +はＶＤ２を選択した後の非選択電圧、ＶＭ -はＶＳ２を選択した後の非選択電圧である。 In FIG 50 TPy (y = 1,2, ... , n) is a voltage waveform for driving the Y electrodes, VD2 is a positive-side selection voltage, the negative-side selection voltage VS2, after VM + is selected the VD2 non-selection voltage of, VM - is a non-selection voltage after selecting the VS2. ＶＤ２−ＶＳ２は約４０Ｖ程度であり、ほぼ、ＶＤ２−ＶＭ + ＝ＶＭ - −ＶＳ２の関係が成り立つ。 VD2-VS2 is on the order of about 40V, almost, VD2-VM + = VM - -VS2 relationship is established. すなわち、ＶＤ２とＶＳ２の中央電圧をＶＣとすれば、ＶＤ２とＶＳ２はＶＣに対して互いにほぼ対称であり、ＶＭ +とＶＭ -もＶＣに対して互いにほぼ対称である。 That is, if the center voltage of VD2 and VS2 and VC, VD2 and VS2 are substantially symmetrical with respect to VC, VM + and VM - also substantially symmetric with respect to VC.
ＶＭ + −ＶＭ -はＶＤ２−ＶＳ２に比べてかなり小さい。 VM + -VM - is much smaller than that of the VD2-VS2. また、前述したＭＬＳ駆動では正側と負側の選択電圧の両方が常時必要である。 Further, in the MLS driving described above both the positive and negative selection voltages are required at all times. これに対して、２端子型非線形スイッチング素子を用いた液晶表示装置においては、ある時点で必要な選択電圧はＶＤ２かＶＳ２の一方のみであり、同一タイミングにおいて両方の選択電圧が必要となることは無い。 In contrast, in the liquid crystal display device using two terminal non-linear switching element is required selection voltages at a certain point is only one of VD2 or VS2, it is necessary both selection voltages at the same timing no. 図５１は、この点に着目し、Ｙドライバの耐圧がＶＤ２−ＶＳ２の約半分で済むように工夫した回路の例である。 Figure 51 is focused on this point, the breakdown voltage of the Y driver is an example of a circuit which is devised so requires only about half the VD2-VS2. ＶＤ２が必要なタイミングではトランジスタ２５０をオン、トランジスタ２５２をオフさせる。 VD2 turn on transistor 250 at a timing needed, turning off the transistor 252. これにより、ＶＤ（ｔ）はＶＭ +より高い電圧であるＶＤ２となり、ＶＳ（ｔ）は容量結合によりＶＳ２より高い電圧であるＶＳ１となる。 Thus, VD (t) is higher than VM + voltage VD2 becomes, VS (t) becomes VS1 is a voltage higher than VS2 by capacitive coupling. ＶＳ２が必要なタイミングではトランジスタ２５２をオン、トランジスタ２５０をオフさせる。 Turn on transistor 252 at VS2 is a necessary timing, turning off the transistor 250. これにより、ＶＳ（ｔ）はＶＭ -より低い電圧であるＶＳ２となり、ＶＤ（ｔ）は容量結合によりＶＤ２より低い電圧であるＶＤ１となる。 Thus, VS (t) is VM - than VS2 becomes a low voltage, VD (t) becomes VD1 is a voltage lower than VD2 by capacitive coupling. 同一タイミングにおいて選択電圧が正側か負側のどちらか一方だけを与えればよい場合には、このようにＹドライバに加える電源電圧を揺さぶることにより、Ｙドライバの耐圧をＶＤ２−ＶＳ２の約半分で済ませることが可能である。 If the selected voltage at the same timing may be applied only either the positive side or negative side, by tugging the power supply voltage applied to the thus Y driver, the withstand voltage of the Y driver at about half the VD2-VS2 it is possible to dispense. 以下、電源電圧をこのように揺さぶる駆動方式を揺さぶり電源方式と表す。 Hereinafter referred to as shake power system driving method tugging the power supply voltage to this. 現在はこの揺さぶり電源方式が、２端子型非線形スイッチング素子を用いた液晶パネルでは主流となっている。 Currently this shake power supply method has become the mainstream in the liquid crystal panel that uses a two-terminal type nonlinear switching element.
揺さぶり電源方式は上述のようにＹドライバの耐圧がＶＤ２−ＶＳ２の約半分で済むという長所はあるが、それにもかかわらず、液晶表示装置の消費電力を極端に増加させるという欠点がある。 The shake power scheme albeit advantage withstand voltage of the Y driver as described above requires only about half the VD2-VS2, nevertheless, there is a drawback of increasing the power consumption of the liquid crystal display device extremely. 消費電力が増加する原因の一つは、Ｙドライバに寄生する全ての容量が揺さぶられる電圧幅で充放電するためと、揺さぶられるタイミングにおいてＹドライバ内でショート的に電流が流れるためである。 One of the reasons for the power consumption is increased, and for charging and discharging at a voltage range of all the parasitic capacitances of the Y driver is shaken, because the short electric current flows in the Y driver in the timing that shaken. もう一つの原因は、電源回路自体の消費電力が大きいためであり、電源回路自体の消費電力を減らす良い方法が無いためである。 Another cause is because the power consumption of the power supply circuit itself is large, because there is no good way to reduce the power consumption of the power supply circuit itself.
以上をまとめれば、図４８、図４９のような構成の電源回路には次のような問題点があった。 To summarize the above, FIG. 48, there are the following problems in the power supply circuit of the configuration shown in FIG. 49.
（１）パネルの充放電電流を供給する際の無効消費電力が大きい。 (1) reactive power consumption in supplying a discharge current of the panel is large.
（２）Ｘドライバのロジック部での消費電流も高電圧のＶＥＥから供給されるため、更に消費電力が増大する。 (2) Since the current consumption in the logic portion of the X driver is also supplied from the VEE high voltage, further power consumption increases.
（３）オペアンプの電源として高電圧のＶＥＥを用いるため、ＶＥＥからＧＮＤに定常的に流れるオペアンプのアイドリング電流による消費電力が大きい。 (3) for using the VEE of the high voltage as a power source of the operational amplifier, the power consumption due to the idling current of the operational amplifier that flows constantly to GND VEE is large.
（４）電源回路に用いるオペアンプとして、高価格の低電力高耐圧オペアンプを用いなければならない。 (4) as an operational amplifier used in the power supply circuit shall use the low-power high-voltage op amp high prices.
また図５１の構成の電源回路・駆動方式においても消費電力を低減できない。 Nor even possible to reduce the power consumption in the power supply circuit and drive method of the configuration of FIG. 51.
本発明は以上のような課題を解決するもので、その目的とするところは、低消費電力で安価な電源回路、液晶表示装置、電子機器を提供することにある。 The present invention is intended to solve the above problems, and an object is to provide low-cost power supply circuit with low power consumption, liquid crystal display device, an electronic device.
上記課題を解決するために本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、周期的に発生するパルスを含むパルス状クロックにより生成されたクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路が含むポンピング・コンデンサの充電及びポンピングコンデンサによるバックアップ・コンデンサの充電を、前記パルス状クロックの前記パルスの発生期間において停止させる手段とを含むことを特徴とする。 The present invention for solving the above-given input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, periodically generated performs charge pump operation based on the generated clock by pulsed clock including a pulse, a charge pump circuit for supplying directly or via adjustment means any of the first to N potential, the charge the charging of the charging and backup capacitor by the pumping capacitor of the pumping capacitors pump circuit includes, characterized in that it comprises a means for stopping the generation period of the pulse of the pulsed clock.
本発明によれば、パルス状クロックのパルス発生期間では、ポンピング・コンデンサ、バックアップ・コンデンサの充電が停止され、これにより遷移タイミングでの電荷の逃げが防止される。 According to the present invention, a pulse generation period of the pulsed clock pumping capacitor, charging of the backup capacitor is stopped, this escape of charge at the transition timing is prevented. なおパルス状のクロックとしては、ドライバＩＣに用いられるラッチパルス等が最適である。 Note The pulsed clock, a latch pulse and the like for use in a driver IC is optimal.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位と低電位側の前記第Ｎ電位のいずれかを、直接に又は調整手段を介して供給するチャージ・ポンプ回路と、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を所与のクロックに基づき行い、前記第１〜第Ｎ電位の中の第Ｉ電位（１＜Ｉ＜Ｎ）を直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, one of the first N potential of the first potential and the low potential side of the high potential side, a charge pump circuit for supplying directly or via adjustment means, the backup capacitor by a plurality of pumping capacitors the charge pump operation of charging alternately performed based on a given clock, the first to supply a second I potential in the N potential directly or via adjustment means (1 <I <N) charge characterized in that it comprises a pump circuit.
本発明によれば、複数のポンピング・コンデンサによりバックアップコンデンサが交互に充電されるため、チャージ・ポンプ回路の出力能力を高めることができる。 According to the present invention, since the backup capacitor by a plurality of pumping capacitors are alternately charged, it is possible to increase the output capability of the charge pump circuit. 特に、供給しなければならない消費電流が一般的に多い中間電位の第Ｉ電位を、この出力能力の高いチャージ・ポンプ回路で発生することで、表示特性等を効果的に向上できる。 In particular, current consumption must be supplied to the I potential generally large intermediate potential, that occur at a higher charge pump circuit of this output capability, it can effectively improve the display characteristics and the like.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路が含むポンピング・コンデンサの充電及びポンピングコンデンサによるバックアップ・コンデンサの充電を、前記表示素子の駆動における１水平走査期間毎に行わせる手段とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, the charging of the first to the charge pump circuit for supplying directly or via adjustment means either of the N potential, the backup capacitor by the charging and pumping capacitor pumping capacitor the charge pump circuit includes and characterized in that it comprises a means for causing every horizontal scanning period in the driving of the display element.
本発明によれば、１水平期間毎にチャージ・ポンプ動作を完了させることができ、これにより表示ムラの発生等を効果的に防止できる。 According to the present invention, it is possible to complete the charge pump operation every horizontal period, thereby effectively preventing occurrence of display unevenness.
また本発明は、前記チャージ・ポンプ回路が、複数のポンピング・コンデンサによりバックアップ・コンデンサを１水平期間毎に交互に充電するチャージ・ポンプ動作を行うことを特徴とする。 The present invention, the charge pump circuit, and performs a charge pump operation to charge the backup capacitor by a plurality of pumping capacitors alternately every one horizontal period.
このように複数のポンピング・コンデンサで１水平期間毎に交互にバックアップ・コンデンサを充電することで、１水平期間毎にチャージ・ポンプ動作を完了させることが可能となる。 By thus charging the backup capacitor alternately every one horizontal period in a plurality of pumping capacitors, it is possible to complete the charge pump operation every horizontal period.
また本発明は、前記チャージ・ポンプ回路の所与のクロックを停止する手段を含むことを特徴とする。 The present invention is characterized in that it comprises means for stopping the given clock of the charge pump circuit.
本発明によれば、ごくわずかな素子数の増加だけで表示オフ制御が可能となり、表示オフ時の消費電流をほぼ零まで低減できる。 According to the present invention, it is possible to display-off control with only an increase in very small number of elements, the current consumption can be reduced at the time of display-off to near zero.
また本発明に係る液晶表示装置は、上記のいずれかの電源回路と、複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶パネルと、前記電源回路により供給される電位に基づいて前記データ線電極を駆動するデータ線ドライバと、前記電源回路により供給される電位に基づいて前記走査線電極を駆動する走査線ドライバとを含むことを特徴とする。 The liquid crystal display device according to the present invention, any one of the power supply circuit described above, a liquid crystal panel including a liquid crystal layer driven by a plurality of data line electrode and a plurality of scan line electrode, the potential supplied by said power supply circuit characterized in that it comprises a data line driver for driving the data line electrodes, and a scanning line driver for driving the scan line electrode on the basis of a potential supplied by said power supply circuit based on.
本発明によれば、電源回路自体の消費電力のみならず、液晶表示装置の消費電力も低減でき、携帯用電子機器等に最適な液晶表示装置を提供できる。 According to the present invention, not only the power consumption of the power supply circuit itself only, power consumption of the liquid crystal display device can be reduced, it can provide optimal liquid crystal display device for portable electronic devices.
また本発明に係る液晶表示装置は、前記電源回路が、前記入力電源電圧に含まれる高電位側の第１入力電位、低電位側の第２入力電位を、前記第１〜第Ｎ電位のいずれかとして供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含み、前記第１、第２入力電位を、前記データ線ドライバ及び走査線ドライバの少なくとも一方のロジック部の電源電圧として使用することを特徴とする。 The liquid crystal display device according to the present invention, the power supply circuit, a first input potential on the high potential side included in the input power supply voltage, a second input potential on the low potential side, either of the first to N potential means for supplying to the or performs charge pump operation based on a given clock, and a charge pump circuit for supplying directly or via adjustment means any of the first to N potential, the first, a second input potential, characterized by the use as a power supply voltage of at least one of the logic portion of the data line driver and the scan line driver.
本発明によれば、第１、第２入力電位が、第１〜第Ｎ電位のいずれかとして使用されると共に、データ線ドライバ又は走査線ドライバのロジック部の電源電圧としても使用される。 According to the present invention, first, the second input potential, while being used as either of the first to N potential is also used as the power supply voltage of the logic portion of the data line driver or the scan line driver. これにより、データ線ドライバ等のロジック部のために電源電圧を別に与える必要がなくなり、装置の使用者の利便性を図ることができる。 This eliminates the need to provide separate power supply voltage for the logic portion such as a data line driver, it is possible to convenience of the user of the device. また装置の更なる低消費電力化も図れる。 The attained even further the power consumption of the device.
また本発明は、前記電源回路が、所与のクロックに基づきチャージ・ポンプ動作により前記第１、第２入力電位と異なる電位を発生し、該発生電位を前記第１〜第Ｎ電位のいずれかとして供給するチャージ・ポンプ回路を含むことを特徴とする。 The present invention, the power supply circuit, the first by a charge pump operation based on a given clock, a potential different from a second input potential occurs, either the emitting production potential of the first to N potential characterized in that it comprises a charge pump circuit for supplying a.
本発明によれば、例えばロジック部の電源電圧と、液晶駆動に使用する第Ｇ、第Ｊ電位（１＜Ｇ、Ｊ＜Ｎ）の電位差が異なる場合に、チャージ・ポンプ回路によりこれらが同一となるように調整することが可能となる。 According to the present invention, a power supply voltage of, for example, a logic unit, a G to be used for liquid crystal driving, the J potential when the potential difference (1 <G, J <N) are different, they are the same by a charge pump circuit it becomes possible to adjust so that. これにより、第１、第２入力電位をドライバのロジック部の電源電圧として使用することが、より容易になる。 Thus, first, the use of second input potential as the power supply voltage of the logic portion of the driver, becomes easier.
また本発明に係る液晶表示装置は、前記電源回路が、前記データ線ドライバ用のラッチパルス又は前記走査線ドライバ用のシフトクロックにより生成されたクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路を含むことを特徴とする。 The liquid crystal display device according to the present invention, the power supply circuit performs a charge pump operation based on a latch pulse or said generated by the shift clock for the scan line driver clock for the data line driver, the first to comprises a charge pump circuit for supplying directly or via adjustment means either of the N potential characterized.
ラッチパルス、シフトクロックは、周期的に発生するパルスを含むパルス状のクロックであり、チャージ・ポンプ回路のクロックを生成するものとして最適である。 Latch pulse, a shift clock is pulsed clock including a pulse generated periodically, is optimal as generating a clock of the charge pump circuit. 従ってこれらを使用することで、液晶表示装置の表示品質の維持と、低消費電力とを両立できる。 Therefore, by using these, compatible with maintaining the display quality of the liquid crystal display device, and a low power consumption.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、前記入力電源電圧に含まれる高電位側の第１入力電位を、前記第１〜第Ｎ電位の中の第Ｇ（１＜Ｇ＜Ｎ）電位として供給する手段と、前記入力電源電圧に含まれる低電位側の第２入力電位を、前記第１〜第Ｎ電位の中の第Ｊ（１＜Ｊ＜Ｎ）電位として供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきチャージ・ポンプ動作を行い、低電位側の前記第Ｎ電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。 The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, a high potential side of that contained in the input power supply voltage a first input potential, and means for supplying as a G (1 <G <N) potential in the first to N potential, a second input potential on the low potential side included in the input power supply voltage, wherein means for supplying as the J (1 <J <N) potential in the first to N potential, it performs a charge pump operation based on a given clock, either directly or the first potential on the high potential side a charge pump circuit for supplying via the adjusting means performs the charge pump operation based on a given clock, a charge pump circuit for supplying directly or via adjustment means the first N potential on the low potential side characterized in that it comprises a.
液晶等の表示素子を駆動する場合、一般的に、高電位側の第１電位、低電位側の第Ｎ電位により供給しなければならない消費電流は少く、中間電位である第Ｇ電位、第Ｊ電位により供給しなければならない消費電流は多い。 When driving a display element such as liquid crystal, generally, the first potential on the high potential side, current consumption must be supplied by the N potential on the low potential side is less, the G potential is an intermediate potential, the J current consumption must be supplied by the potential is large. そして本発明によれば、第１、第Ｎ電位は、出力能力は低いが高効率のチャージ・ポンプ回路により供給され、第Ｇ、第Ｊ電位は、出力能力の高い入力電源電圧により供給される。 And according to the present invention, first, the N potential is output capability is provided by a low but high-efficiency charge pump circuit, a G, a J potential is supplied by a high output capability input supply voltage . この結果、本発明によれば、表示品質の維持と低消費電力化とを両立することが可能となり、低消費電力化を目指す液晶表示装置に最適の電源回路を提供できる。 As a result, according to the present invention, it is possible to achieve both maintenance and power consumption of a display quality, can provide a power supply circuit of the optimum liquid crystal display device which aims to reduce power consumption.
また本発明は、前記第１〜第Ｎ電位の中の前記第１、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路あるいは所与のオペアンプにより供給することを特徴とする。 The present invention is the first in the first to N potential, the G, the J, the potential other than the N potential, the charge pump circuit or Tokoro operating charge pump based on a given clock and supplying a given operational amplifier.
第１、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、全てチャージ・ポンプ回路により供給すれば、更なる低消費電力化を図れる。 First, G, the J, the potential other than the N potential, if all supplied by charge pump circuits, thereby to further lower power consumption. 一方、これらの電位の供給に、出力能力の高いオペアンプを用いたとしても、本発明では、オペアンプの動作電圧を低くできるため、消費電力はそれほど悪化しないという利点がある。 On the other hand, the supply of these potentials, even with high output capability operational amplifier, in the present invention, since the operating voltage of the operational amplifier can be lowered, there is an advantage that power consumption is not so much deteriorated.
また本発明は、前記第１〜第Ｎ電位を、前記第１入力電位、前記第２入力電位、該第１、第２入力電位の中点電位、並びに該第１、第２入力電位と異なる電位を発生した場合の該発生電位と該第１又は第２入力電位との中点電位のいずれかに対して対称に形成することを特徴とする。 The present invention, the first to N potential, different from the first input potential, said second input potential, first, the midpoint potential of the second input voltage, and said first, second input potential and forming symmetrically with respect to any of the midpoint potential between the emitting raw potential and the first or second input potential in the case of generating a potential.
即ち本発明によれば、第１〜第Ｎ電位を、第１入力電位に対して対称に、あるいは第２入力電位に対して対称に、あるいは第１、第２入力電位の中点電位に対して対称に、あるいは発生電位と第１又は第２入力電位との中点電位に対して対称に形成することができる。 That is, according to the present invention, the first to N potential, symmetrically with respect to the first input potential, or symmetrically with respect to the second input potential, or to the first, the midpoint potential of the second input potential it can be formed symmetrically with respect to the symmetry or evolution potential, the midpoint potential between the first or second input potential Te.
また本発明は、前記第１、第２入力電位のいずれかに基づき該第１、第２入力電位と異なる電位を発生し、該発生電位を前記第Ｇ、第Ｊ電位のいずれかとすることを特徴とする。 The present invention, the first, first on the basis of either the second input potential, a potential different from a second input potential occurs, said emitting raw potential first G, that either of the J potential and features.
例えば第１、第２入力電位の電位差に比べて、必要とされる第Ｇ、第Ｊ電位の電位差が大きい場合を考える。 For example, the first, in comparison to the potential difference between the second input potential, consider the case a G required, the potential difference of the J potential greater. この場合に、本発明によれば、例えば第１入力電位から、より高い電位を発生することで、所望の電位差を持つ第Ｇ、第Ｊ電位を得ることができる。 In this case, according to the present invention, for example, by the first input potential, for generating a higher potential, it is possible to obtain the first G, the J potential having a desired potential difference. これによりロジック電圧の低電圧化等が可能となる。 Thus a low voltage such as a logic voltage becomes possible.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきＫ倍（Ｋ≧２）昇圧のチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍昇圧のチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。 The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, K times (K ≧ based on a given clock 2) performs a charge pump operation of the booster, the first to the charge pump circuit for supplying directly or via adjustment means either of the N potential, L / M times based on a given clock (although L / M performs non) charge pump operation of the step-down or M / L times boosting integer, and a charge pump circuit for supplying directly or via adjustment means any of the first to N potential it is characterized in.
本発明によれば、例えば６倍昇圧回路と１／３倍降圧回路とが混在するような電源回路を実現できる。 According to the present invention, for example, a sextuple boosting circuit and a 1/3 step-down circuit can be realized the power circuit as a mixture. これにより、表示素子の駆動に必要とされる種々の電圧群を、低消費電力で供給することが可能となる。 Thus, various voltage group required for driving the display device, it is possible to supply with low power consumption.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきＫ倍（Ｋ≧２）昇圧又はＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍昇圧のチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とを含むことを特徴とする。 The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, K times (K ≧ based on a given clock 2) boosting or L / M times (where L / M is not an integer) performs a charge pump operation of the step-down or M / L times boosting, directly or via adjustment means any of the first to N potential a charge pump circuit for supplying Te, characterized in that it comprises a means for changing the boosting ratio or step-down ratio of the charge pump circuit.
本発明によれば、チャージ・ポンプ回路が行う昇圧又は降圧の倍率を変更でき、例えば６倍昇圧回路を５倍昇圧回路に変更すること等が可能となる。 According to the present invention, it can change the magnification of the step-up or step-down charge pump circuit performs, it is possible such as by changing the quintuple boosting circuit sextuple boosting circuit, for example. 例えば表示素子の特性、入力電源電圧の値に応じて昇圧倍率等を変更することで、必要となる種々の駆動電圧群を形成することが可能となる。 For example the characteristics of the display device, by changing the boosting ratio and the like in accordance with the value of the input power supply voltage, it is possible to form various driving voltage group required. なお、昇圧、降圧倍率の変更は、外部端子等を用いても行えるようにしておくことが望ましい。 Incidentally, the step-up, changing of the step-down ratio, it is desirable to so as to perform also by using an external terminal or the like.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第１電位又は低電位側の前記第Ｎ電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記入力電源電圧の投入後の所与の期間、前記チャージ・ポンプ回路による前記第１電位又は前記第Ｎ電位の供給を停止する手段とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, a charge pump circuit for supplying directly or via adjustment means the first N potential of the first potential or the low potential side of the high potential side, a given period after turning of the input power supply voltage, wherein characterized in that it comprises a means for stopping the supply of the first potential or the second N potential by the charge pump circuit.
本発明によれば、入力電源電圧の投入後、所与の期間が経過し、制御回路等が正常に動作した後に、第１又は第Ｎ電位の供給を開始させることが可能となる。 According to the present invention, after turning the input power source voltage, elapsed given period, after the control circuit or the like is operating normally, it is possible to start the supply of the first or N potential. これによりシステムの正常な立ち上げが可能となる。 This makes it possible to launch a normal system.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、前記入力電源電圧に含まれる高電位側の第１入力電位を、前記第１〜第Ｎ電位の中の第Ｇ（１＜Ｇ＜Ｎ）電位として供給する手段と、前記入力電源電圧に含まれる低電位側の第２入力電位を、前記第１〜第Ｎ電位の中の第Ｊ（１＜Ｊ＜Ｎ）電位として供給する手段と、前記入力電源電圧に含まれ前記第１、第２入力電位よりも高電位側又は低電位側の第３入力電位を、高電位側の前記第１電位と低電位側の前記第Ｎ電位のいずれかとして供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１、第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与の The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, a high potential side of that contained in the input power supply voltage a first input potential, and means for supplying as a G (1 <G <N) potential in the first to N potential, a second input potential on the low potential side included in the input power supply voltage, wherein the J in the first to N potential (1 <J <N) and means for supplying a potential, the first included in the input power supply voltage than the second input potential on the high potential side or the low potential side a third input potential, performs a means for supplying as either of the first N potential of the first potential and the low potential side of the high potential side, a charge pump operation based on a given clock, said first, second a charge pump circuit for supplying directly or via adjustment means either of the N potential, a given ロックに基づきチャージ・ポンプ動作を行い、前記第Ｇ、第Ｊ電位よりも高電位側又は低電位側の第Ｆ電位（１＜Ｆ＜Ｎ）を、直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含み、前記第１〜第Ｎ電位の中の前記第１、第Ｆ、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路により供給することを特徴とする。 It performs charge pump operation based on the lock, the first G, the first F potential on the high potential side or the low potential side (1 <F <N) than the J potential, the charge supplied directly or via adjustment means pump and a circuit, wherein the first in the first to N potential, the F, the G, the J, charges the potential other than the N potential operating charge pump based on a given clock the pump circuit and supplying.
本発明によれば、必要とされる消費電流に見合った出力能力を有する回路及び手段により第１〜第Ｎ電位の供給が可能となり、表示品質の維持と低消費電力化とを両立できる。 According to the present invention, it is possible to supply the first through N potential by circuitry and means having an output capability commensurate with the current consumption required, can achieve both maintenance and power consumption of a display quality.
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第１〜第Ｎ（Ｎ≧４）電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記入力電源電圧の供給停止、前記所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも１つがなされた場合に、前記第１、第Ｎ電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる手段とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, the first to the charge pump circuit for supplying directly or via adjustment means either of the N potential, outage of the input power supply voltage, said given clock supply stopping or display-off control signal If was at least Tsuganasa input, characterized in that it comprises a means for discharging the first, the residual charge of the circuit portion voltage is supplied by at least one of the N potential.
本発明によれば、表示素子に高電圧が印加され続ける等の事態が防止され、信頼性の向上等を図ることができる。 According to the present invention, a situation such as a high voltage is continuously applied is prevented in the display device, it is possible to improve the reliability and the like.
また本発明に係る電子機器は、前記液晶表示装置を含むことを特徴とする。 The electronic device according to the present invention is characterized by including the liquid crystal display device.
本発明によれば、液晶表示装置のみならず、これを含む電子機器の低消費電力化を図ることができる。 According to the present invention, not only a liquid crystal display device only, it is possible to reduce the power consumption of an electronic device including the same. これにより携帯用情報機器等の電子機器の電池寿命を延ばすこと等が可能となる。 Accordingly, etc. to extend the battery life of electronic equipment such as portable information devices is possible.
以下、本発明の実施例を図面に基づいて説明する。 DETAILED DESCRIPTION OF THE PREFERRED embodiment of the present invention with reference to the drawings. なお、特に記さないかぎり便宜上ＧＮＤの電位を０Ｖとして説明を進める。 For convenience the description will the GND potential as 0V unless otherwise noted.
図１に実施例１の電源回路のブロック図を示す。 Figure 1 shows a block diagram of a power supply circuit of Example 1. この電源回路は図４９の電源回路と同一の出力電圧を発生する機能を持つ。 The power supply circuit has a function of generating power supply circuit same output voltage and in Figure 49.
この電源回路の入力電源電圧は、Ｖｃｃ（第１入力電位）、ＧＮＤ（第２入力電位）のみであり単一電源入力となっている。 Input supply voltage of the power supply circuit, Vcc (a first input potential), which is is a single power input only GND (a second input potential). また水平走査期間毎に発生するパルスから成るラッチパルスＬＰが入力される。 The latch pulse LP consisting pulse generated every horizontal scan period is input. クロック形成回路１は、ＬＰに基づき、チャージ・ポンプ回路に必要な、タイミングの異なるいくつかのクロック信号を形成するものであり、Ｖｃｃ及びＧＮＤを電源としている。 Clock forming circuit 1, based on LP, necessary for charge pump circuit, which forms a number of different clock signal timings, and the power source Vcc and GND. 負方向６倍昇圧回路２は、Ｖｃｃを基準にＧＮＤを負方向へ６倍昇圧した電圧ＶＥＥをチャージ・ポンプ動作により発生する。 Negative sextuple boosting circuit 2 is generated by a charge pump operation voltage VEE boosted 6 times GND to the negative direction relative to Vcc. Ｖｃｃが３．３Ｖの時、ＶＥＥは−１６．５Ｖになる。 When Vcc is 3.3V, VEE is to -16.5V. コントラスト調整回路３は、最適コントラストとなる選択電圧ＶＬをＶＥＥに基づき発生する。 Contrast adjustment circuit 3 generates based selection voltage VL to be the best contrast to VEE. このＶＬはＹ電極の負側選択電圧となる。 The VL is a negative-side selection voltage of the Y electrode. ２倍昇圧回路４は、ＶＬを基準にＧＮＤを２倍昇圧した正側の選択電圧ＶＨをチャージ・ポンプ動作により発生する。 Double boosting circuit 4 generates a positive-side selection voltage VH charge pump operation boosted 2 times GND based on the VL. 負方向２倍昇圧回路５は、Ｖｃｃを基準にＧＮＤを負方向へ２倍昇圧した電圧である−Ｖ３をチャージ・ポンプ動作により発生する。 Negative-direction double boosting circuit 5 is generated by a charge pump operation to -V3 a voltage boosted 2 times GND to the negative direction relative to Vcc. １／２降圧回路６、７は、Ｖｃｃ−ＧＮＤ間を２等分した電圧であるＶ２、ＧＮＤ−（−Ｖ３）間を２等分した電圧である−Ｖ２をチャージ・ポンプ動作により発生する。 1/2 step-down circuit 6 and 7, V2 is a voltage between Vcc-GND 2 equal parts, GND - (- V3) between generated by charge pump operation of -V2 is the bisecting voltage. 中央電位ＶＣにはＧＮＤをそのまま用いる。 As it used GND in the center potential VC. またＧＮＤに対して−Ｖ３と対称な電位であるＶ３には、Ｖｃｃをそのまま用いる。 Also V3 -V3 and a symmetrical potential for the GND, Vcc directly used. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. この電源回路では、出力される電圧ＶＨ、Ｖ３、Ｖ２、ＶＣ、−Ｖ２、−Ｖ３、ＶＬは、ＧＮＤ（第２入力電位）に対して対称となる。 In this power supply circuit, a voltage is output VH, V3, V2, VC, -V2, -V3, VL is symmetrical with respect to GND (the second input potential). なお回路８は、ＶＬよりＶｃｃだけ高い電圧を形成し、これをＹドライバのロジック電圧ＶＤＤｙとして供給するものである。 Incidentally circuit 8 is to form only the higher voltage Vcc than VL, supplying this as logic voltage VDDy the Y driver. ＶＤＤｙ自体はパネルには直接加えられることがないため、電圧の対称性の対象外である。 Since VDDy itself never to the panel directly applied, outside the scope of symmetry of the voltage.
以上説明した本実施例は、次のような構成上の特徴を有している。 This embodiment described above has a feature in the following configuration.
（１）本実施例では、入力電源電圧に含まれる高電位側の第１入力電位Ｖｃｃ、低電位側の第２入力電位ＧＮＤを、第１〜第Ｎ電位（Ｎ≧４）の中の第Ｇ電位Ｖ３、第Ｊ電位ＶＣとしてそのまま用いている。 (1) In the present embodiment, the first input potential Vcc on the high potential side included in the input supply voltage, a second input potential GND on the low potential side, first in the first to N potential (N ≧ 4) G potential V3, is used as it is as the J potential VC. また所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の第１電位ＶＨ、低電位側の第Ｎ電位ＶＬを、直接に又は調整手段（コントラスト調整回路３）を介して供給する２倍昇圧回路４、負方向６倍昇圧回路２を含んでいる。 Also performs charge pump operation based on a given clock, supplied via the first potential VH on the high potential side, a first N potential VL on the low potential side, either directly or adjustment means (the contrast adjustment circuit 3) 2 times boosting circuit 4 includes a negative direction sextuple boosting circuit 2.
背景技術において説明したように、液晶パネル自体の消費電流は、Ｙ電極の非選択電圧ＶＣと、Ｘ電極の駆動電圧Ｖ３、Ｖ２、−Ｖ２、−Ｖ３との間で流れるものが大部分である。 As described in the background art, the current consumption of the liquid crystal panel itself is a non-selection voltage VC of the Y electrodes, the X electrode driving voltage V3, V2, -V2, is a majority that flows between -V3 . 例えば１／２４０デューティの場合、選択状態のＹ電極は４ラインのみであるのに対して残りの２３６ラインは全て非選択状態だからである。 For example 1/240 case duty, Y electrode of the selection state is because the remaining 236 lines are all non-selected state whereas only four lines. 本実施例はこの点に着目し、第１電位ＶＨ、第Ｎ電位ＶＬを、出力能力（電流供給能力）は低いが高効率のチャージ・ポンプ回路で供給すると共に、中間電位である第Ｇ電位Ｖ３、第Ｊ電位ＶＣには出力能力の高い入力電源電圧Ｖｃｃ、ＧＮＤを接続している。 This embodiment focuses on this point, the first potential VH, the first N potential VL, the output capability (current supply capability) along with low but supplies a charge pump circuit with high efficiency, the G potential is an intermediate potential V3, the first J potential VC high input supply voltage Vcc of the output capability, are connected to GND. このようにすることで、表示品質の維持と低消費電力化とを両立できる。 In this way, it both the maintenance and power consumption of a display quality. 一方、図４９の電源回路は、全ての電流が第１電位ＶＥＥ、第Ｎ電位ＧＮＤ間を流れる構成となっているため、ＶＥＥを形成する回路は出力能力の高いものでなければならない。 On the other hand, the power supply circuit of FIG. 49, all of the current first potential VEE, because that is configured to flow between the N potential GND, and the circuit for forming the VEE must be has high output capabilities. 従って、ＶＥＥをチャージ・ポンプ回路で供給することがほとんど不可能であり、表示品質の維持と低消費電力化とを両立できない。 Therefore, to be supplied by the charge pump circuit to VEE is almost impossible, it can not achieve both maintenance and power consumption of a display quality.
（２）本実施例では、第１〜第Ｎ電位の中の前記第１、第Ｇ、第Ｊ、第Ｎ電位以外の電位Ｖ２、−Ｖ２、−Ｖ３を、所与のクロックに基づきチャージ・ポンプ動作する１／２降圧回路６、７、負方向２倍昇圧回路５により供給している。 (2) In this embodiment, the first in the first to N potential, the G, the J, the potential other than the N potential V2, -V2, and -V3, charge based on a given clock pump operation to 1/2 step-down circuit 6, and supplies a negative-direction double boosting circuit 5. このようにＶ２、−Ｖ２、−Ｖ３もチャージ・ポンプ回路により供給することで、更なる低消費電力化を図れる。 Thus V2, -V2, -V3 also be supplied by the charge pump circuit, thereby further reducing power consumption. しかも本実施例によればチャージ・ポンプ動作に必要なクロックをチャージ・ポンプ回路間で共有できるため、制御が容易であり、回路規模の増大も最小限に抑えることができる。 Moreover, since the clocks required for charge pump operation according to this embodiment can be shared between the charge pump circuit, the control is easy, it is also possible to suppress increase of the circuit scale to a minimum.
なお図２に、Ｖ２、−Ｖ２をオペアンプＯＰ１、ＯＰ２により供給する場合のブロック図を示す。 Note in Figure 2, V2, shows a block diagram of a case of supplying the operational amplifier OP1, OP2 and -V2. Ｒ１、Ｒ３は、Ｖ３、ＶＣ（ＧＮＤ）間を電圧分割するためのブリーダ抵抗、Ｒ２、Ｒ４は、ＶＣ、−Ｖ３間を電圧分割するためのブリーダ抵抗である。 R1, R3 are, V3, VC bleeder resistor for voltage division between (GND), R2, R4 are, VC, a bleeder resistor for voltage division between -V3. またＯＰ１、ＯＰ２は、ブリーダ抵抗により分割された電圧を低インピーダンスで出力するためのオペアンプである。 The OP1, OP2 is an operational amplifier for outputting a voltage divided by the bleeder resistor with a low impedance. またＲ１１、Ｒ１２は、ＯＰ１、ＯＰ２の出力電流を制限して動作の安定化を図るともにその消費電力を減らすための抵抗であり、Ｃ１〜Ｃ４はＶ２、−Ｖ２の変動を抑えるための平滑コンデンサである。 The R11, R12 are, OP1, OP2 is the resistance to reduce both the power consumption to stabilize the operation by limiting the output current of, C1 -C4 is V2, a smoothing capacitor for suppressing fluctuation of -V2 it is. ＯＰ１はＶ３、ＶＣを電源として、ＯＰ２はＶＣ、−Ｖ３を電源として動作する。 OP1 as power source V3, VC, OP2 is VC, operates the -V3 as a power source. Ｃ１はＶ３、ＶＣ間に、Ｃ４はＶＣ、−Ｖ３間に配置してもよい。 C1 is between V3, VC, C4 is VC, may be disposed between -V3. このようにＶ２、−Ｖ２をオペアンプＯＰ１、ＯＰ２により供給しても、ＯＰ１、ＯＰ２は、図４９の電源回路と異なり、小さい電源電圧で動作するため、この部分の消費電力を許容範囲内に抑えることができる。 Thus V2, be supplied by the operational amplifier OP1, OP2 and -V2, OP1, OP2, unlike the power supply circuit of FIG. 49, to operate with a small power supply voltage, reducing power consumption of this part in the acceptable range be able to.
（３）また本実施例は、所与のクロックに基づきＫ倍（Ｋ≧２）昇圧のチャージ・ポンプ動作を行い、第１〜第Ｎ電位のいずれかを直接に又は調整手段（コントラスト調整回路３）を介して供給する負方向６倍昇圧回路２、２倍昇圧回路４、負方向２倍昇圧回路５と、所与のクロックに基づきＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍のチャージ・ポンプ動作を行い、第１〜第Ｎ電位のいずれかを直接に又は調整手段を介して供給する１／２降圧回路６、７とを含む。 (3) The present embodiment, K times (K ≧ 2) based on a given clock performs charge pump operation of the booster, directly or adjustment means either of the first to N potential (contrast adjustment circuit negative 6 times supply via a 3) step-up circuit 2 and 2-times boosting circuit 4, the negative-direction double boosting circuit 5, L / M times based on a given clock (where L / M is not an integer) buck or performs M / L times the charge pump operation, and a 1/2 step-down circuit 6 supplies directly or via adjustment means either of the first to N potential. このように本実施例では、Ｋ倍昇圧を行うチャージ・ポンプ回路と、Ｌ／Ｍ倍降圧等を行うチャージ・ポンプ回路とを混在させている。 Thus, in the present embodiment, the charge pump circuit for performing a K-times boosting, and mix a charge pump circuit for performing L / M times buck like. これにより、単一入力電源（Ｖｃｃ、ＧＮＤ）から種々の電圧を低消費電力で供給することが可能となる。 Thus, it is possible to supply a single input power source (Vcc, GND) Low Power various voltages from.
次にコントラスト調整回路３について図３を用いて説明する。 It will now be described with reference to FIG. 3 for contrast adjustment circuit 3. コントラスト調整回路３は、ＧＮＤ−ＶＥＥ間に直列接続で挿入された固定抵抗Ｒｆｉｘ及び可変抵抗Ｒｖｏｌと、バイポーラ・トランジスタＴｒと、コンデンサＣＶＬとを含む。 Contrast adjustment circuit 3 includes a fixed resistor Rfix and a variable resistor Rvol inserted in series between the GND-VEE, a bipolar transistor Tr, and a capacitor CVL. 本実施例の電源回路で駆動する液晶表示装置においては、出力電圧ＶＬを流れる電流が小さいため、Ｔｒのベース電流も小さくて済む。 In the liquid crystal display device driven by the power supply circuit of this embodiment, since the current through the output voltage VL is smaller, it requires the base current is small in Tr. その結果、ＲｆｉｘやＲｖｏｌは５００ＫΩ〜１ＭΩと高抵抗でよく、この抵抗による消費電力を０．２ｍＷ〜０．４ｍＷ程度に抑えることができる。 As a result, Rfix and Rvol can be a 500KΩ~1MΩ and high resistance, it is possible to suppress power consumption by the resistor to approximately 0.2MW～0.4MW.
なお図１ではコントラスト調整回路３をＶＬ側にのみ設けたが、ＶＨ側のみに設けたり、ＶＨ側とＶＬ側の両方に設けてもかまわない。 Although the contrast adjustment circuit 3 in FIG. 1 was provided only on the VL side, or provided only on the VH side, it may be provided on both the VH side and the VL side. 図１では、一方側にのみコントラスト調整回路３を設け、コントラスト調整回路３で得た電圧ＶＬに基づいて２倍昇圧回路４によりＶＨを生成している。 In Figure 1, whereas it provided the contrast adjustment circuit 3 only on the side, and generates a VH by double boosting circuit 4 on the basis of the voltage VL obtained by the contrast adjustment circuit 3. この構成では、コントラスト調整回路３によりＶＬを調整することで、ＶＨも自動的に調整できるという利点がある。 In this configuration, by adjusting the VL by contrast adjustment circuit 3, there is an advantage that VH can also be adjusted automatically. 一方、ＶＨ、ＶＬの両側にコントラスト調整回路３を設ける構成によると、ＶＨ、ＶＬを独立に調整できるという利点がある。 On the other hand, VH, according to the configuration in which a contrast adjustment circuit 3 to both sides of the VL, has the advantage of adjustment VH, a VL independently. ＭＩＭ等の非線形スイッチング素子は、電圧を印加する方向によって電流の流し易さが異なるというの特性を有している。 Nonlinear switching element such as MIM has a characteristic because the flowability of the current differs depending on the direction of the applied voltage. 従って、ＭＩＭ等を用いた液晶表示装置では、｜ＶＨ｜を｜ＶＬ｜に対して０．５Ｖ程度低くすることが好ましい場合がある。 Accordingly, in the liquid crystal display device using an MIM or the like, | VH | a | VL | it may be preferable to approximately 0.5V lower than the. 従って、このような場合には、コントラスト調整回路をＶＨ側と、ＶＬ側の両方に設けることが望ましい。 Therefore, in such a case, the VH-side contrast adjustment circuit, it is desirable to provide for both VL side. 具体的には、ＶＨ側のコントラスト調整回路にダイオード等を含ませ、このダイオードの順方向電圧を利用してＶＨを降圧すればよい。 Specifically, it included a diode or the like to the contrast adjustment circuit of the VH side, may be down the VH using the forward voltage of the diode.
また図１では、７レベルの電圧を得るために１／２降圧回路６、７を設けたが、所望の電圧が５レベルの場合には、１／２降圧回路６、７を省略すればよい。 In FIG. 1, is provided with the 1/2 step-down circuit 6, 7 in order to obtain a 7-level voltage, when the desired voltage is 5 level, it may be omitted 1/2 down circuit 6 .
以上の構成の本実施例によれば、以下に述べる理由により、４ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。 According to this embodiment having the above structure, for the following reasons, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method.
第一の理由は、パネルの充放電電流による消費電力が究極的にまで低減するからである。 The first reason is that the power consumption due to charge and discharge current of the panel because reduced to ultimately. パネル電流の大部分を占める充放電電流、即ちＸ電極と非選択状態のＹ電極との間で流れる充放電電流について考える。 Discharge current which accounts for most of the panel current, i.e. consider the charge and discharge current flowing between the X electrode and the Y electrode of the non-selected state. Ｘ電極の電圧Ｖ３、−Ｖ３、Ｖ２、−Ｖ２と、Ｙ電極の電圧ＶＣとの間で流れる充放電電流を各々ＩＰ３、ＩＭ３、ＩＰ２、ＩＭ２とする。 The voltage of the X electrode V3, -V3, V2, and -V2, respectively charge and discharge current flowing between the voltage VC of the Y electrodes IP3, IM3, IP2, and IM2. するとＩＰ３による消費電力はＶｃｃ×ＩＰ３となる。 Then, power consumption due to IP3 becomes Vcc × IP3. またチャージ・ポンプ回路は極めて高効率であるから、ＩＭ３による消費電力もほぼＶｃｃ×ＩＭ３となり、ＩＰ２、ＩＭ２による消費電力も各々ほぼ（１／２）×Ｖｃｃ×ＩＰ２、（１／２）×Ｖｃｃ×ＩＭ２となる。 Further since the charge pump circuit is extremely high efficiency, power consumption approximately Vcc × IM3 next by IM3, IP2, power consumption by the IM2 also each approximately (1/2) × Vcc × IP2, (1/2) × Vcc × the IM2. 一方、図４９の背景例では、高電圧をＶＥＥとすると、これら各電流による消費電力はＶＥＥ×ＩＰ３、ＶＥＥ×ＩＭ３、ＶＥＥ×ＩＰ２、ＶＥＥ×ＩＭ２となる。 On the other hand, in the background example of Fig. 49, when the high voltage is VEE, the power consumption by each of these currents is the VEE × IP3, VEE × IM3, VEE × IP2, VEE × IM2. ＶＥＥは２５Ｖ程度であり、Ｖｃｃは３．３Ｖ程度であるから、ＩＰ３、ＩＭ３による消費電力は背景例の１／７以下となり、ＩＰ２、ＩＭ２による消費電力は１／１４以下となる。 VEE is about 25V, Vcc is because it is about 3.3V, the power consumption due to IP3, IM3 becomes less 1/7 background example, the power consumption due to IP2, IM2 becomes 1/14 or less.
次に、Ｘ電極と選択状態のＹ電極との間で流れる充放電電流について考える。 Next, consider the charge and discharge current flowing between the Y electrode of the selected state and X electrodes. Ｙ電極の電圧ＶＨ、ＶＬとＸ電極との間で流れる充放電電流を各々ＩＶＨ、ＩＶＬとする。 The voltage of the Y electrode VH, the charge and discharge current flowing between the VL and the X electrode, respectively IVH, and IVL. すると、やはり、チャージ・ポンプ回路の高効率性から、ＩＶＨ、ＩＶＬによる消費電力は各々ほぼ５×Ｖｃｃ×ＩＶＨ、５×Ｖｃｃ×ＩＶＬとなり、背景例の消費電力よりも小さくなる。 Then, again, a high efficiency of the charge pump circuit, IVH, power consumption by IVL each approximately 5 × Vcc × IVH, 5 × Vcc × IVL, and becomes smaller than the power consumption of the prior-art example.
第二の理由は高速で動作し消費電流の大きいＸドライバのロジック部での消費電力が低減するからである。 The second reason is because power consumption in the logic portion of the large X driver supply current to operate at a high speed is reduced. 前述したように、背景例の電源回路では、Ｘドライバのロジック部での消費電流が高電圧ＶＥＥから供給されているため、消費電力がＶＥＥ×消費電流となる。 As described above, in the power supply circuit of the background example, since the current consumption in the logic portion of the X driver is supplied from the high voltage VEE, power consumption is VEE × current consumption. これに対して、本実施例では消費電力がＶｃｃ×消費電流となり、背景例の１／７以下となる。 In contrast, the power consumption becomes Vcc × current consumption in the present embodiment, the following 1/7 of the background example.
第三の理由は高電圧ＶＥＥを形成する昇圧回路の消費電力が小さいからである。 The third reason is because the power consumption of the booster circuit for forming a high voltage VEE is small. 一般に、チャージ・ポンプ式の昇圧回路は昇圧能力が小さく、大きな電流を取り出すと出力電圧が低下してしまう。 In general, the booster circuit of the charge pump has a small boost capacity, the output voltage taken out a large current is reduced. 背景例の電源回路で駆動する液晶表示装置では、高電圧系の電流が大きいため、ＶＥＥを形成するのにチャージ・ポンプ式の昇圧回路では能力不足である。 In the liquid crystal display device driven by the power supply circuit of the background example, since the current of the high voltage system is large, it is insufficient capacity in the booster circuit of the charge pump to form a VEE. 従って背景例では、コイルに流す電流を断続する時に発生する高電圧を整流して高電圧ＶＥＥを形成するスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータが用いられる。 The thus-art example, DC-DC converter of a switching regulator system for forming a high voltage VEE by rectifying the high voltage generated when intermittent current flowing through the coil is used. スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの効率は５Ｖ入力のもので通常８０％程度、３．３Ｖ入力のものでは６０％程度と極めて低い。 Switching · DC-DC converter efficiency regulator system is usually about 80% that of the 5V input, intended for 3.3V input low as about 60%. このため、ＶＥＥを形成する昇圧回路まで含めると、背景例の電源回路で駆動する液晶表示装置の消費電力は大変大きい。 Therefore, the inclusion to the booster circuit to form a VEE, power consumption of the liquid crystal display device driven by the power supply circuit of the background example is very large. これに対し本実施例の電源回路で駆動する液晶表示装置は高電圧系の電流が小さい。 In contrast liquid crystal display device driven by the power supply circuit of this embodiment, the current of the high voltage system is small. 従って、高電圧ＶＥＥは、出力能力は小さいが高効率のチャージ・ポンプ式昇圧回路で供給でき、ＶＥＥを形成する昇圧回路まで含めた消費電力を大きく低減できる。 Therefore, the high voltage VEE, the output capacity is small can be supplied by the charge pump type booster circuit of high efficiency can greatly reduce the power consumption, including to boost circuit forming the VEE.
以上が本実施例の電源回路により液晶表示装置の低消費電力化が可能となる理由である。 This is the reason why it is possible to lower power consumption of the liquid crystal display device by the power supply circuit of this embodiment. 実際に図１の方式の電源回路でドット数が６４０×４８０、ドットピッチが０．２ｍｍの２画面駆動の液晶表示装置を駆動してみたところ、典型的な消費電力が１２ｍＷ程度という期待通りの値であった。 Indeed the number of dots is 640 × 480 in the power supply circuit scheme of FIG. 1, where the dot pitch is tried to drive the liquid crystal display device 2 display driving of 0.2 mm, a typical power consumption of expected as about 12mW It had a value.
なお本実施例の電源回路をＩＣ化する場合、ＶＬの形成は、前述したバイポーラ・トランジスタによる回路を外付けする方式ではなく、オペアンプ形式のレギュレータをＩＣに内蔵させることでも可能である。 In the case of an IC power supply circuit of the present embodiment, formation of the VL is not a method of connecting an external circuit by bipolar transistors as described above, it is possible also be incorporated a regulator operational amplifier format IC. また、ＩＣの耐圧を下げるために、ＶＨ形成用の２倍昇圧回路４を構成する素子のうち、ＶＨ−ＧＮＤをスイッチングするトランジスタを外付けとし、それ以外を１チップにまとめることも実用的な手段である。 Further, in order to lower the breakdown voltage of the IC, among the elements constituting the double boosting circuit 4 for VH form, a transistor for switching the VH-GND and external, it is also practical to combine otherwise on one chip it is a means.
本実施例の電源回路では、その構成のほとんどをチャージ・ポンプ回路で形成しているため、コンデンサを多く必要とする印象を与える。 In the power supply circuit of this embodiment, since the forms most of its configuration at the charge pump circuit, it gives the impression that many require a capacitor. しかしながら実際には、チャージ・ポンプ回路に含まれるバックアップ・コンデンサの一部を省略したり、０．１μＦ程度の小さな容量値のもので済ませることが可能である。 In practice, however, omitting some of the backup capacitors included in the charge pump circuit, it is possible to dispense with one of the small capacitance value of about 0.1ĩF. これは、液晶パネル自体が持つ容量が、バックアップ・コンデンサとして働くためと考えられる。 This capacitance of the liquid crystal panel itself is considered to serve as a backup capacitor.
実施例２は、図１のクロック形成回路１に関する実施例であり、図４にその構成の一例を、図５にその動作を説明するためのタイミングチャートを示す。 Example 2 is an embodiment relating to a clock generation circuit 1 of FIG. 1, an example of a configuration in FIG. 4 is a timing chart for explaining the operation in Fig. この回路全体はＶｃｃ−ＧＮＤ系で動作する。 The entire circuit operates at Vcc-GND line. また基本クロック信号として、水平走査期間（１Ｈ）毎に発生するパルスを含むラッチパルスＬＰを使用する。 Also as a basic clock signal, using a latch pulse LP comprising a pulse generated every horizontal scanning period (1H). Ｄタイプ・フリップフロップＤＦは、／Ｑ出力が書き込みデータ入力Ｄに接続されており、これによりＬＰの立ち上がりエッジでトグル動作をする。 D-type flip-flop DF is, / Q output is connected to a write data input D, thereby toggling the rising edge of LP. ノア回路Ｎｏｒ１、Ｎｏｒ２は、２相のクロック信号Ａ、Ｂを形成するためのものであり、インバータ回路Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３は、各々、Ａ、Ｂ、／Ｄｏｆｆの逆相の信号／Ａ、／Ｂ、Ｄｏｆｆを形成するためのものである。 NOR circuit Nor1, NOR2 is the 2-phase clock signals A, is used to form a B, inverter circuits Inv1, Inv2, Inv3, respectively, A, B, / Doff reverse phase signal / A, / B, and intended to form the Doff.
（１）パルス状クロック本実施例では、周期的に発生するパルス（図５のＰ１、Ｐ２等）を含むパルス状クロックＬＰにより生成されたクロックに基づき、チャージ・ポンプ回路（図１の負方向６倍昇圧回路２等）にチャージ・ポンプ動作を行わせている。 (1) pulsed clock in this embodiment, based on periodically generated pulse clock generated by the pulse-shaped clock LP containing (P1, P2, etc. of FIG. 5), the charge pump circuit (the negative direction in FIG. 1 and to perform the charge pump operation in sextuple boosting circuit 2 or the like). そしてチャージ・ポンプ回路が含むポンピング・コンデンサの充電、及びポンピングコンデンサによるバックアップ・コンデンサの充電を、パルス状クロックＬＰのパルスの発生期間において停止させている。 The charging of the pumping capacitor charge pump circuit includes, and charging of a backup capacitor by the pumping capacitor, and is stopped at the generation period of the pulse of the pulsed clock LP. 即ち、図５のＴｐに示すように、ＬＰのパルスの発生期間（ＬＰがハイレベルの期間）は、信号Ａも信号Ｂもロウレベルになるようにしている。 That is, as shown in Tp in FIG. 5, the generation period of the pulse of LP (LP period of high level), the signal A is also the signal B is also set to be a low level. 信号Ａ、Ｂがロウレベルになると、チャージ・ポンプ回路を形成するスイッチ群（トランジスタ群）は全てオフになり、これにより、遷移タイミングでの電荷の逃げを防止できる。 When the signal A, B goes low, the switch group to form a charge pump circuit (transistor group) are all turned off, thereby, possible to prevent the escape of charge at the transition timing.
但し、この遷移タイミングでのスイッチ群のオフ時間が長すぎると（Ｔｐの期間が長すぎると）、逆にポンピング・コンデンサ、バックアップ・コンデンサを充電する時間が短くなるため、必要な電圧が得られなくなる。 However, (when the period Tp is too long) and the off time of the switches in the transition timing is too long, since the reverse the pumping capacitor, the time to charge the backup capacitor becomes shorter, the required voltage is obtained no. ＬＰは、パルス幅が通常１００ｎｓ〜３００ｎｓ程度、周期が数十μｓ〜１００μｓ程度のパルス状クロックであるため、この回路の基本クロックとして好都合である。 LP, since the pulse width is usually about 100Ns～300ns, period is pulsed clock several tens Myuesu～100myuesu, is advantageous as a basic clock for the circuit. また、パネルの充放電は１水平走査（１Ｈ）周期で起こるため、ＬＰを用いて１Ｈ周期でパネルの駆動電圧を充電することは理に合っている。 Furthermore, since the place in charging and discharging the one horizontal scanning (1H) period of the panel, to charge the driving voltage of the panel 1H period using the LP it goes with sense. ＬＰを入力とせず、ＣＲ発振回路等で基本クロックを内部発生することも可能ではあるが、ドライバＩＣに入力されるラッチパルスを、本電源回路の基本クロックにも転用する方が回路が簡単となり好ましい。 Without enter LP, although it is possible to internally generate a basic clock CR oscillation circuit or the like, a latch pulse is input to the driver IC, who diverted to the basic clock of the power supply circuit circuit is simplified preferable.
なお本実施例で使用するパルス状クロックは、Ｘドライバ用のラッチパルスであるＬＰに限らず、例えばＹドライバ用のシフトクロックＹＳＣＬ等を用いてもよい。 Note pulsed clock used in the present embodiment is not limited to a latch pulse for the X driver LP, for example, may be used shift clock YSCL for Y-driver. またパルス状クロックを用いない場合には、スイッチ群をオフさせる期間Ｔｐを、ディレイ回路等を利用して作り出せばよい。 In the case of not using the pulsed clock period Tp to turn off the switches, it may be able to create using a delay circuit or the like.
（２）クロックの停止機能また本実施例では、表示オフ制御信号／Ｄｏｆｆがロウレベルに間は、信号Ａも信号Ｂもロウレベルにして、チャージ・ポンプ回路の動作が停止するようにしている。 The stop function also this example (2) clocks, while the low level display-off control signal / Doff, signal A also signal B be set to the low level, the operation of the charge pump circuit is to stop. 即ち電源回路に、チャージ・ポンプ回路に与えるクロックを停止する機能を持たせている。 That is, the power supply circuit, and have a function of stopping the clock to be supplied to the charge pump circuit. この機能を付加することで、表示オフ制御時の電源回路の消費電力をほぼ零にできる。 By adding this function, the power consumption of the power supply circuit during the display-off control to substantially zero. また、選択電圧の出力が同時に停止するため、Ｙドライバに表示オフ制御機能が無いものを用いても、液晶表示装置全体として表示オフ制御機能を持たせることが可能となる。 Further, since the output of the selection voltage is stopped at the same time, also be used as there is no display-off control function Y driver, it is possible to provide a display-off control function as the entire liquid crystal display device. なお、図４の例では電源回路をＩＣ化した時のテスト容易性を考慮し、ＤＦにリセットをかけることによってクロックの発生を停止し、チャージ・ポンプ回路の動作を停止している。 In the example of FIG. 4 considering testability when the power circuit turned into IC, stops generation of the clock by applying a reset to DF, and stops the operation of the charge pump circuit. しかしながら、ＬＰと／Ｄｏｆｆを所与のＡＮＤ回路に入力し、得られた信号を新たな基本クロックとするという方法を用いても、チャージ・ポンプ回路の動作を停止することは可能である。 However, type the LP and / Doff a given AND circuit, even using the method of the obtained signal as a new basic clock, it is possible to stop the operation of the charge pump circuit.
実施例３は、図１の負方向６倍昇圧回路２、２倍昇圧回路４等のチャージ・ポンプ回路に関する実施例である。 Example 3 is an embodiment relating to the charge pump circuit 4 such negative sextuple boosting circuit 2 and 2 times boosting circuit of FIG.
（１）基本概念図６はチャージ・ポンプ回路の最も基本となる概念図である。 (1) Basic Concept FIG. 6 is a conceptual diagram most made basic charge pump circuit. 図６においてＳＷａとＳＷｂは連動スイッチであり、一方がＡ側に倒れている間は他方もＡ側に倒れている。 SWa and SWb in Fig. 6 is a interlock switch, one lying on the other also A side while lying on the A side. また図６ではＳＷａ、ＳＷｂを機械的なスイッチで表したが、実際にはスイッチＳＷａ、ＳＷｂは、Ａ側との導通・遮断を制御するＭＯＳトランジスタと、Ｂ側との導通・遮断を制御するＭＯＳトランジスタの通常２つのトランジスタにより構成できる。 In FIG. 6 SWa, although expressed in a mechanical switch SWb, actually switches SWa, SWb includes a MOS transistor for controlling the conduction and interruption of the A side, controlling the conduction and interruption of the B-side it usually comprises two transistors of the MOS transistor.
ＳＷａ、ＳＷｂがＡ側に切り替わっている間は、ポンピング・コンデンサＣｐはＶｂ−Ｖａの電圧で充電される。 SWa, while SWb are switched to the A side, the pumping capacitor Cp is charged with a voltage of Vb-Va. 次いでＳＷａ、ＳＷｂがＢ側に切り替わると、Ｃｐに充電された電荷がバックアップ・コンデンサＣｂに転送される。 Then SWa, the SWb is switched to the B side, the charge stored in Cp is transferred to a backup capacitor Cb. このスイッチング動作を繰り返すことにより、Ｃｂに加わっている電圧、すなわち、Ｖｅ−Ｖｄ間の電圧はＶｂ−Ｖａ間の電圧とほぼ等しい値に近づく。 By repeating this switching operation, the voltage being applied to the Cb, i.e., the voltage between Ve-Vd approaches a value substantially equal to the voltage between Vb-Va. この時、Ｖｄがある定まった電圧である場合には、ＶｄよりＶｂ−Ｖａだけ高い電圧がＶｅに発生する。 At this time, when it is stated voltage is Vd, the voltage higher by Vb-Va than Vd occurs Ve. 逆に、Ｖｅがある定まった電圧である場合には、ＶｅよりＶｂ−Ｖａだけ低い電圧がＶｄに発生する。 Conversely, when it is stated voltage is Ve, the voltage lower by Vb-Va than Ve is generated in Vd. 以上がチャージ・ポンプ回路の基本動作である。 The above is the basic operation of the charge pump circuit. 次に述べるように、Ｖａ、Ｖｂ、Ｖｄ、Ｖｅをどこに接続するかによって、この回路が昇圧回路として機能したり、降圧回路として機能したりする。 As described next, Va, Vb, Vd, by where you connect Ve, the circuit or function as a step-up circuit, or functions as a step-down circuit.
（２）２倍昇圧図７は、図６においてＶｄをＶｂに結線したもので、２倍昇圧用チャージ・ポンプ回路の概念図となる。 (2) double boosting Figure 7, the Vd in FIG. 6 in which were connected to Vb, a conceptual diagram of a double boosting charge pump circuit. つまり、上述した理由により、ＳＷａとＳＷｂが連動スイッチング動作を繰り返すことでＶｅ−Ｖｄ＝Ｖｅ−Ｖｂ＝Ｖｂ−Ｖａとなるから、Ｖｅ−Ｖａ＝（Ｖｅ−Ｖｂ）＋（Ｖｂ−Ｖａ）＝２×（Ｖｂ−Ｖａ）が成立する。 That is, for the reasons described above, since SWa and SWb becomes Ve-Vd = Ve-Vb = Vb-Va By repeating interlocking switching operation, Ve-Va = (Ve-Vb) + (Vb-Va) = 2 × (Vb-Va) is satisfied. すなわち、Ｖａを電位の基準レベル（０Ｖ）とするとＶｅ＝２×Ｖｂとなり、ＶｅはＶｂを２倍昇圧した電圧となる。 That is, when the reference level of the potential Va (0V) Ve = 2 × Vb becomes, Ve is a voltage obtained by boosting doubled Vb.
（３）負方向２倍昇圧図８は、図６においてＶｅをＶａに結線したもので、負方向２倍昇圧用チャージ・ポンプ回路の概念図となる。 (3) the negative-direction double boosting Figure 8, the Ve 6 in which were connected to Va, a conceptual diagram of the negative-direction double boosting charge pump circuit. ＳＷａとＳＷｂが連動スイッチング動作を繰り返すことでＶｅ−Ｖｄ＝Ｖａ−Ｖｄ＝Ｖｂ−Ｖａとなるから、Ｖｂ−Ｖｄ＝（Ｖｂ−Ｖａ）＋（Ｖａ−Ｖｄ）＝２×（Ｖｂ−Ｖａ）が成立する。 Since SWa and SWb becomes Ve-Vd = Va-Vd = Vb-Va By repeating interlocking switching operation, Vb-Vd = (Vb-Va) + (Va-Vd) = 2 × (Vb-Va) is To establish. すなわちＶｂを電位の基準レベル（０Ｖ）とするとＶｄ＝２×Ｖａとなり、ＶｄはＶａを負方向へ２倍昇圧した電圧となる。 I.e. the reference level potential Vb (0V) Vd = 2 × Va becomes, Vd is the voltage boosted 2 times Va in the negative direction.
（４）１／２降圧図９は、図８において入力電圧をＶｂ−ＶａからＶｂ−Ｖｄに変更したものであり、１／２降圧用チャージ・ポンプ回路の概念図である。 (4) 1/2 buck 9 is for the input voltage was changed from Vb-Va to Vb-Vd in FIG. 8 is a conceptual diagram of 1/2 step-down charge pump circuit. Ｖｅが出力電圧であり、Ｖｅにつながる負荷が消費する電流はバックアップ・コンデンサＣｂから供給される。 Ve is an output voltage, current consumed by the load connected to Ve is supplied from the backup capacitor Cb. まず、ＳＷａ、ＳＷｂがＢ側と導通している時はＣｐとＣｂとは並列接続になるから、このＣｐ、Ｃｂに加わっている電圧は等しい。 First, SWa, because put in parallel and the Cp and Cb when SWb is conducting the B side, the Cp, the voltage being applied to the Cb are equal. 次にＳＷａ、ＳＷｂがＡ側に切り変わると、直列接続となったＣｐ、Ｃｂが、入力電圧Ｖｂ−Ｖｄ間に入る形となり、Ｃｐ、Ｃｂに加わる電圧は入力電圧の半分となる。 Next SWa, the SWb is switched to the A side, Cp was connected in series, Cb becomes a form that enters between the input voltage Vb-Vd, Cp, the voltage applied to Cb is half of the input voltage. 次いで再びＳＷａ、ＳＷｂがＢ側に切り変わると、ＣｐとＣｂは並列接続になるから、Ｃｐに蓄えられていた電荷がＣｂに供給され、Ｃｐに加わる電圧とＣｂに加わる電圧が等しくなる。 Then again SWa, the SWb is switched to the B side, since the Cp and Cb become connected in parallel, the charge stored in Cp is supplied to Cb, the voltage is equal applied voltage and Cb applied to Cp. 従って、Ｃｐ、Ｃｂに蓄えることのできる電荷が、Ｖｅの負荷電流により持ち去られる電荷に比べて充分に大きければ、ＳＷａとＳＷｂが連動スイッチング動作を繰り返すことで、Ｖｅには、入力電圧の１／２に近い出力電圧が発生することになる。 Therefore, Cp, charge that can be stored in Cb is, if sufficiently large compared to the charge carried off by the load current of Ve, that SWa and SWb are repeated interlock switching operation, the Ve, the input voltage 1 / output voltage will occur close to 2.
（５）負方向６倍昇圧図１０は、負方向６倍昇圧用チャージ・ポンプ回路の一例を示す概念図であり、図１１（Ａ）、図１１（Ｂ）は、各々、ＳＷａ１〜ＳＷａ３及びＳＷｂ１〜ＳＷｂ３がＡ側、Ｂ側に切り替わっている時の接続関係図である。 (5) negative direction sextuple boosting Figure 10 is a conceptual diagram showing an example of negative 6 times boosting charge pump circuit, FIG. 11 (A), the FIG. 11 (B) respectively, SWa1～SWa3 and SWb1~SWb3 is connected relationship diagram when switched a side, the B side. ＳＷａ１〜ＳＷａ３及びＳＷｂ１〜ＳＷｂ３は連動スイッチであり、Ｃｐ１〜Ｃｐ３はポンピング・コンデンサ、Ｃｂ１とＣｂ２３はバックアップ・コンデンサである。 SWa1~SWa3 and SWb1~SWb3 is an interlock switch, Cp1~Cp3 pumping capacitor, Cb1 and Cb23 is a backup capacitor.
前述した負方向２倍昇圧回路と同じ動作により、−Ｖ３Ｂには、Ｖｃｃを基準としてＧＮＤを負方向へ２倍昇圧した電圧である−２×（Ｖｃｃ−ＧＮＤ）が発生する。 The same operation as the negative-direction double boosting circuit described above, the -V3B, -2 × a voltage boosted 2 times GND to the negative direction relative to the Vcc (Vcc-GND) is generated. 全スイッチがＡ側に切り替わっている場合は、図１１（Ａ）に示すように、Ｃｐ２とＣｐ３は並列接続となるため、Ｃｐ２、Ｃｐ３は、各々、ほぼ２×（Ｖｃｃ−ＧＮＤ）の電圧で充電されることになる。 If all switches are switched to the A side, as shown in FIG. 11 (A), since Cp2 and Cp3 is connected in parallel, Cp2, Cp3, respectively, at a voltage of approximately 2 × (Vcc-GND) It will be charged.
次に全スイッチがＢ側に切り変わると、図１１（Ｂ）に示すように、直列接続されたＣｐ２、Ｃｐ３が、Ｃｂ２３に並列接続される。 Now all the switches are switched to the B side, as shown in FIG. 11 (B), Cp2 are connected in series, Cp3 are connected in parallel to Cb23. Ｃｐ２、Ｃｐ３は、前述のように２×（Ｖｃｃ−ＧＮＤ）で充電されている。 Cp2, Cp3 is charged by 2 × (Vcc-GND) as described above. 従って、−Ｖ３Ｂ、ＶＥＥ間には４×（Ｖｃｃ−ＧＮＤ）の電圧が発生し、この電圧でＣｂ２３が充電される。 Therefore, -V3B, generated voltage of 4 × (Vcc-GND) is between VEE, Cb23 is charged by this voltage. 以上の理由から、全スイッチが連動スイッチング動作を繰り返すことで、ＶＥＥには、Ｖｃｃを基準にＧＮＤを負方向へ６倍昇圧した電圧、即ちＶｃｃ−６×（Ｖｃｃ−ＧＮＤ）が発生する。 For the above reasons, that all switches are repeated interlock switching operation, the VEE, voltage boosted 6 times GND to the negative direction relative to Vcc, i.e. Vcc-6 × (Vcc-GND) is generated. 例えばＶｃｃ＝３Ｖの場合には、−Ｖ３Ｂには−３Ｖ、ＶＥＥには−１５Ｖの電圧が発生する。 For example, in the case of Vcc = 3V is the -V3B -3 V, the VEE voltage of -15V is generated.
図１２は、負方向６倍昇圧用チャージ・ポンプ回路の他の例を示す概念図であり、図１３（Ａ）、図１３（Ｂ）は、各々、ＳＷａ１〜ＳＷａ３及びＳＷｂ１、ＳＷｂ２３がＡ側、Ｂ側に切り替わっている時の接続関係図である。 Figure 12 is a conceptual diagram showing another example of the negative 6 times boosting charge pump circuit, FIG. 13 (A), the FIG. 13 (B) respectively, SWa1～SWa3 and SWb1, SWb23 the A side a connection relationship diagram when switched to the B side. Ｃｐ１〜Ｃｐ３はポンピング・コンデンサ、Ｃｂ１〜Ｃｂ３はバックアップ・コンデンサである。 Cp1~Cp3 pumping capacitor, is Cb1~Cb3 is a backup capacitor.
図１０の回路と同様に、−Ｖ３Ｂには、Ｖｃｃを基準にＧＮＤを負方向へ２倍昇圧した電圧である−２×（Ｖｃｃ−ＧＮＤ）が発生する。 As with the circuit of FIG. 10, the -V3B, -2 × a voltage boosted 2 times GND to the negative direction relative to Vcc (Vcc-GND) is generated. 全スイッチがＡ側に切り替わっている時は、図１３（Ａ）に示すように、Ｃｐ２は、ほぼ２×（Ｖｃｃ−ＧＮＤ）の電圧で充電される。 When all switches are switched to the A side, as shown in FIG. 13 (A), Cp2 is charged at approximately 2 voltage × (Vcc-GND). また図１２に示すようにＣｐ２、Ｃｂ２、ＳＷｂ２３、ＳＷａ２から成る回路は、Ｃｐ１、Ｃｂ１、ＳＷｂ１、ＳＷａ１から成る回路と同様に、負方向２倍昇圧回路となっている。 The circuit consisting of Cp2, Cb2, SWb23, SWa2 as shown in FIG. 12, similarly to the circuit consisting of Cp1, Cb1, SWb1, SWa1, is a negative-direction double boosting circuit. 従ってＣｂ２も、２×（Ｖｃｃ−ＧＮＤ）の電圧で充電され、ＶＥＭには、−４×（Ｖｃｃ−ＧＮＤ）の電圧が発生する。 Therefore Cb2 is also charged at a voltage of 2 × (Vcc-GND), the VEM, voltage -4 × (Vcc-GND) is generated. これによりＣｐ３は、４×（Ｖｃｃ−ＧＮＤ）の電圧で充電されることになる。 Thus Cp3 will be charged at a voltage of 4 × (Vcc-GND).
次に全スイッチがＢ側に切り替わると、図１３（Ｂ）に示すように、−Ｖ３ＢとＶＥＥとの間にＣＰ３が挿入される接続関係になる。 Now all switches are switched to the B side, as shown in FIG. 13 (B), comprising a connection relationship CP3 is inserted between the -V3B and VEE. −Ｖ３Ｂの電圧は−２×（Ｖｃｃ−ＧＮＤ）であり、Ｃｐ３は４×（Ｖｃｃ−ＧＮＤ）の電圧で充電されている。 Voltage -V3B is -2 × (Vcc-GND), Cp3 is charged at a voltage of 4 × (Vcc-GND). 従ってＶＥＥには結局、Ｖｃｃを基準にＧＮＤを負方向へ６倍昇圧した電圧、即ちＶｃｃ−６×（Ｖｃｃ−ＧＮＤ）の電圧が発生する。 And thus ultimately to VEE, the voltage obtained by boosting 6 times GND to the negative direction relative to Vcc, i.e., the voltage of Vcc-6 × (Vcc-GND) is generated.
図１０の回路は図１２の回路と異なり、−Ｖ３ＢとＶＥＥとの中間の安定した電圧であるＶＥＭが不要であるため、図１２の回路よりも必要なコンデンサの数が１つ少なくてよいという利点がある。 Circuit of Figure 10 is different from the circuit of FIG. 12, that since VEM is an intermediate stabilized voltage between -V3B and VEE is not necessary, may be less one the number of required capacitors than the circuit of Figure 12 there is an advantage. 一方、図１２の回路は、Ｃｐ２及びＣｐ３の＋電極につながるスイッチが共用となるため、図１０の回路よりも必要なスイッチの数が１つ（トランジスタ数としては２つ）少なくてよいという利点がある。 On the other hand, the circuit of Figure 12, since the switch connected to the + electrode of Cp2 and Cp3 is shared, one the number of switches required than the circuit of FIG. 10 (two as the number of transistors) less advantage that there is. 更に、中間電圧ＶＥＭを形成することで図１０の回路よりもトランジスタのドレイン耐圧が低くてもよくなり、トランジスタのサイズを小さくできるという利点もある。 Furthermore, it may be lower drain breakdown voltage of the transistor than the circuit of Figure 10 by forming the intermediate voltage VEM, there is also the advantage of reducing the size of the transistor.
（６）３／２倍昇圧図１４（Ａ）、図１４（Ｂ）は、３／２倍昇圧用チャージ・ポンプ回路の概念図である。 (6) 3/2 boosting view 14 (A), FIG. 14 (B) is a conceptual diagram of a 3/2-fold boosting charge pump circuit. ＣｐＨ、ＣｐＬはポンピング・コンデンサであり、Ｃｂはバックアップ・コンデンサである。 CpH, CpL is a pumping capacitor, Cb is a backup capacitor. 図１４（Ａ）、１４（Ｂ）に示すように、この回路では、ＣｐＨ、ＣｐＬ、Ｃｂが直列接続になっている状態と、Ｃｂ、ＣｐＨ、ＣｐＬが並列接続になっている状態とが交互に繰り返される。 FIG. 14 (A), the as shown in 14 (B), in this circuit, CpH, CpL, and a state in which Cb is in series connection, Cb, CpH, alternating between a state in which CpL is in parallel connection It is repeated. ＣｐＨ、ＣｐＬに加わっている電圧を各々ＶｃｐＨ、ＶｃｐＬと表すと、図１４（Ｂ）でＣｐＨとＣｐＬが並列接続になっていることから、ＶｃｐＨ＝ＶｃｐＬとなる。 CpH, VcpH each voltage being applied to the CpL, expressed as VCPL, since CpH and CpL is in parallel connection with FIG. 14 (B), the a VcpH = VcpL. また図１４（Ａ）のようにＣｐＨとＣｐＬとがＶｃｃ−ＧＮＤ間に直列接続となった時、ＣｐＨとＣｐＬにはＶｃｃの１／２の電圧が充電される。 Also is the CpH and CpL as shown in FIG. 14 (A) when it becomes connected in series between Vcc-GND, the CpH and CpL 1/2 of the voltage of Vcc is charged. その後、図１４（Ｂ）の接続状態となった時、ＣｐＨとＣｐＬに蓄えられていた電荷がＣｂに供給される。 Thereafter, when it becomes a connection state of FIG. 14 (B), the charge stored in CpH and CpL is supplied to Cb. この動作を何回も繰り返すことにより、Ｃｂ、ＣｐＨ、ＣｐＬに加わっている電圧はどれもＶｃｃの１／２に近づき、この結果、出力電圧にはＶｃｃを３／２倍に昇圧した電圧が発生する。 By repeating this operation many times, Cb, CpH, none of the voltage being applied to the CpL close to half of the Vcc, As a result, the voltage on the output voltage that has been boosted to 3/2 times the Vcc occurs to.
（７）負方向３／２倍昇圧図１５（Ａ）、図１５（Ｂ）は、負方向３／２倍昇圧用チャージ・ポンプ回路の概念図である。 (7) negative 3/2 boosting view 15 (A), FIG. 15 (B) is a conceptual diagram of a negative 3/2 boosting charge pump circuit. 動作原理は上記の３／２倍昇圧と同様であるため、詳細な説明は省略する。 Since the operation principle is the same as 3/2 boosting above, a detailed description thereof will be omitted. ３／２倍昇圧の場合と同様に、ポンピング・コンデンサＣｐＨ及びＣｐＬがバックアップ・コンデンサＣｂと直列接続になっている図１５（Ａ）の状態と、ＣｂとＣｐＨとＣｐＬが並列接続になっている図１５（Ｂ）の状態とを交互に繰り返すことにより、上記の３／２倍昇圧とは逆方向の昇圧電圧−３／２×Ｖｃｃを得ることができる。 As in the case of 3/2 times boosting, and the state of FIG. 15 (A) which pumping capacitors CpH and CpL is in backup capacitor Cb connected in series, Cb and CpH and CpL is in parallel connection by repeating 15 and a state of (B) alternately, the 3/2 boosting the can obtain a boosted voltage -3 / 2 × Vcc reverse. 液晶表示装置のドライバＩＣには、ロジック電圧と、そのロジック電圧よりも負側の電圧とを必要とすることがよくあり、そうした液晶表示装置にこの回路を応用することにより、液晶表示装置の低消費電力化が可能となる。 The driver IC of the liquid crystal display device, and a logic voltage, often require a voltage of the negative side of that logic voltage, to such a liquid crystal display device by applying the circuit, the liquid crystal display device low power consumption is possible.
（８）２／３倍降圧図１６（Ａ）、図１６（Ｂ）は、２／３倍降圧用チャージ・ポンプ回路の概念図である。 (8) 2/3 step-down view 16 (A), FIG. 16 (B) is a conceptual diagram of a two / three-fold step-down charge pump circuit. この回路においても、ポンピング・コンデンサＣｐＨ及びＣｐＬがバックアップ・コンデンサＣｂと直列接続になっている図１６（Ａ）の状態と、ＣｂとＣｐＨとＣｐＬが並列接続になっている図１６（Ｂ）の状態とを交互に繰り返す。 Also in this circuit, FIG. 16 and the state of FIG. 16 the pumping capacitors CpH and CpL is in backup capacitor Cb connected in series (A), the Cb and CpH and CpL is in parallel connection (B) repeating the state alternately. Ｃｂ、ＣｐＨ、ＣｐＬに加わっている電圧は図１６（Ｂ）では並列接続になることから全て同一となり、図１６（Ａ）のように直列接続となった時、ＣｂとＣｐＨとＣｐＬにはそれぞれＶｃｃのほぼ１／３の電圧が充電される。 Cb, CpH, voltages are applied to CpL are all become the same from becoming FIG 16 (B) in parallel connection, when a series connection as in FIG. 16 (A), each of the Cb and CpH and CpL approximately the voltage of 1/3 of Vcc is charged. この動作を何回も繰り返すことにより、Ｃｂ、ＣｐＨ、ＣｐＬに加わっている電圧はどれもＶｃｃの約１／３に近づき、この結果、出力にはＶｃｃより（１／３）×Ｖｃｃだけ低い電圧、すなわち、Ｖｃｃを２／３倍に降圧した電圧が発生する。 By repeating this operation many times, Cb, CpH, Any voltage being applied to the CpL close to about 1/3 of Vcc, as a result, (1/3) than Vcc the output × Vcc voltage lower than , i.e., the voltage obtained by stepping down the Vcc to 2/3 times is generated.
（９）負方向２／３倍降圧図１７（Ａ）、図１７（Ｂ）は、負方向２／３倍降圧用チャージ・ポンプ回路の概念図である。 (9) negative 2/3 step-down view 17 (A), FIG. 17 (B) is a conceptual diagram of the negative direction 2/3 step-down charge pump circuit. 動作原理は上記の２／３倍降圧と同様であるため、詳細な説明は省略する。 Since the operation principle is the same as the 2/3 step-down described above, a detailed description thereof will be omitted. ２／３倍降圧の場合と同様に、ＣｐＨ及びＣｐＬがバックアップ・コンデンサＣｂと直列接続になっている図１７（Ａ）の状態と、ＣｂとＣｐＨとＣｐＬが並列接続になっている図１７（Ｂ）の状態とを交互に繰り返すことにより、２／３倍降圧の場合とは逆方向の降圧電圧−２／３×Ｖｃｃを得ることができる。 As with the 2/3 step-down, and the state shown in FIG. 17 (A) to CpH and CpL is in backup capacitor Cb connected in series, FIG Cb and CpH and CpL is in parallel connection 17 ( by repeating the state of B) alternately, the case of 2/3-fold step-down can be obtained reverse of the step-down voltage -2 / 3 × Vcc.
（１０）チャージ・ポンプ回路の具体例図１８に、図８に示す負方向２倍昇圧用チャージ・ポンプ回路の基本部分を、個別部品で構成した場合（ディスクリートで構成した場合）の例を示す。 Specific Example Figure 18 (10) charge pump, showing an example of the basic portion of the negative-direction double boosting charge pump circuit shown in FIG. 8, in the case of a configuration using discrete components (in the case of a configuration using discrete) . Ｖｘを入力電圧、Ｖｙを出力電圧とし、Ｖｘ＞０とする。 Input voltage Vx, the output voltage Vy, and Vx> 0. タイミングＴ１（図１９参照）でＰＭＯＳトランジスタのＴｒｐ１とＴｒｐ２はオンし、ポンピング・コンデンサＣｐをＶｘ−ＧＮＤの電圧で充電する。 Timing T1 Trp1 and Trp2 of PMOS transistors (see FIG. 19) is turned on to charge the pumping capacitor Cp with a voltage of Vx-GND. この時Ｎ−ＭＯＳトランジスタのＴｒｎ１とＴｒｎ２はオフしている。 Trn1 and Trn2 of this time N-MOS transistor is turned off. 次のタイミングＴ２ではＴｒｐ１とＴｒｐ２をオフさせるとともにＴｒｎ１とＴｒｎ２をオンさせて、ポンピング・コンデンサＣｐに充電されていた電荷をバックアップ・コンデンサＣｂに移す。 It turns on the Trn1 and Trn2 with turning off the next in timing T2 Trp1 and Trp2, transfer the electric charge stored in the pumping capacitor Cp to the backup capacitor Cb. 図１８のようにＴｒｎ１のソース電極をＧＮＤに接続しておけば、上記タイミングＴ１、Ｔ２の動作を交互に繰り返すことにより、出力ＶｙにはＧＮＤに対してＶｘと対称な電圧が発生する。 If connected to GND source electrode of Trn1 as shown in Figure 18, by alternately repeating the operation of the timing T1, T2, Vx and symmetrical voltage occurs for GND in the output Vy.
図１８においてトランジスタのゲートに入る信号／Ａ１、／Ａ２、Ｂ、Ｂ２は、例えば図１９に示すような位相と電圧の信号である。 Signals / A1, / A2, B, B2 enters the gate of the transistor 18 is, for example, a phase and the voltage signal as shown in FIG. 19. これらの信号のレベルがＶＣとＧＮＤの間でない場合には、信号をレベルシフトする手段が必要となる。 In the case the level of these signals are not between VC and GND, it means for shifting the level of the signal is required. 個別部品を用いる場合の簡単なレベルシフト方法は図２０（Ａ）、図２０（Ｂ）のようにカップリング・コンデンサＣｓとダイオードＤを利用する方法である。 Simple level shifting method when using discrete components Figure 20 (A), a method of utilizing a coupling capacitor Cs and a diode D as shown in FIG. 20 (B). カップリング・コンデンサＣｓの容量は４７０ｐＦ程度あればよい。 Capacity of the coupling capacitor Cs may if about 470pF. 図２０（Ａ）の接続により、信号／Ａと同位相、同振幅であり、且つＰＭＯＳトランジスタＴｒｐをオン／オフできるゲート信号／Ａｘを得ることができる。 The connections shown 20 (A), the signal / A and in phase, it has the same amplitude, and it is possible to obtain a gate signal / Ax which a PMOS transistor Trp can be turned on / off. また図２０（Ｂ）の接続により、信号Ｂと同位相、同振幅であり、且つＮＭＯＳトランジスタＴｒｎをオン／オフできるゲート信号Ｂｘを得ることができる。 Also the connection of FIG. 20 (B), the a signal B in phase, same amplitude, and can be an NMOS transistor Trn get on / off can be gated signal Bx. Ｒｐは数ＭΩの抵抗で、ダイオードのリーク電流を補償しゲート信号の電圧を安定化する働きをしている。 Rp is a resistor of several M.OMEGA., Which serves to stabilize the voltage of the gate signal to compensate for leakage current of the diode.
以上は個別部品を用いてチャージ・ポンプ回路を構成する場合について述べた。 Above it has dealt with the case constituting the charge pump circuit using discrete components. これに対してチャージ・ポンプ回路をモノリシックＩＣ化する場合は、チャージ・ポンプ回路のトランジスタ構成やレベルシフト手段には、よりモノリシックＩＣ化に適した公知の構成・手段を採用すればよい。 If you monolithic IC the charge pump circuit contrast, the transistor configuration and level-shifting means of the charge pump circuit may be adopted a known configuration and means suitable for more monolithic IC.
（１１）ダイオードを用いたチャージ・ポンプ回路図２１に、スイッチ素子としてトランジスタの代わりにダイオードＤ１、Ｄ２を用いた場合のチャージ・ポンプ回路の構成例を示す。 (11) to the charge pump circuit diagram 21 using a diode, a configuration example of a charge pump circuit when using diodes D1, D2 instead of transistors as a switching element. Ｖ１は、安定した入力電圧であり、Ｖｘは、振幅電圧がＶｐであり駆動能力の高いクロックである。 V1 is a stabilized input voltage, Vx is a high amplitude voltage of is drivability and Vp clock. この回路によれば、ダイオードの順方向電圧を約０．６Ｖとすれば、出力電圧Ｖ２＝Ｖ１−（クロック振幅電圧Ｖｐ−約０．６Ｖ）を効率よく発生させることができる。 According to this circuit, if the forward voltage of the diode approximately 0.6V, the output voltage V2 = V1- may be generated (the clock amplitude voltage Vp- about 0.6V) efficiently.
次に図２２のタイミングチャートを用いて動作について説明する。 Next, the operation will be described with reference to the timing chart of FIG 22. なお説明を簡単にするためにダイオードＤ１、Ｄ２の順方向電圧を０Ｖとする。 Note the forward voltage of the diode D1, D2 in order to simplify the explanation and 0V. 期間Ｔｃにおいては、Ｖｘ＝Ｖａであり、またＤ１が順方向バイアスとなっているためＶｄ＝Ｖ１となっている。 In the period Tc, a Vx = Va, also D1 has become Vd = V1 because it becomes forward biased. 従って、コンデンサＣｐは、Ｖ１−Ｖａの電圧で充電される。 Thus, the capacitor Cp is charged with a voltage of V1-Va. 期間Ｔｄになると、Ｖｄのレベルは、Ｃｐに引っ張られ、Ｖｘの電圧降下分であるＶｐだけ下がる。 Becomes the period Td, the level of Vd is pulled Cp, lowered by Vp is the voltage drop of Vx. これにより、Ｖ１→Ｃｂ→Ｄ２→Ｃｐ→Ｖｘのルートで電流が流れ、Ｃｂが充電される。 Thus, a current flows through a route of V1 → Cb → D2 → Cp → Vx, Cb is charged. 以上の期間Ｔｃ、Ｔｄでの動作を繰り返すことで、出力電圧Ｖ２＝Ｖ１−Ｖｐを得ることができる。 Or more periods Tc, by repeating the operation at Td, it is possible to obtain an output voltage V2 = V1-Vp.
なお図２３に示すように、図２１の回路を２段重ねれば、Ｖ３として、Ｖ１−２×（Ｖｐ−約０．６Ｖ）の電圧を得ることができる。 Incidentally, as shown in FIG. 23, if Kasanere two stages of the circuit of Figure 21, as V3, it is possible to obtain a voltage of V1-2 × (Vp- about 0.6V). 同様に３段重なれば、Ｖ１−３×（Ｖｐ−約０．６Ｖ）の電圧を得ることができる。 If they overlap Similarly three stages, it is possible to obtain a voltage of V1-3 × (Vp- about 0.6V).
以上のように、本発明のチャージ・ポンプ回路としては、トランジスタ等を用いるもののみならず、ダイオードを用いるもの等、種々のものを採用できる。 As described above, the charge pump circuit of the present invention, not only those using transistors or the like, such as those using a diode, a variety of possible adoption.
実施例４は、チャージ・ポンプ回路の出力能力（電流供給能力）を大きくする手法に関する実施例である。 Example 4 is an embodiment relating to method of increasing the output capability of the charge pump circuit (current supply capability). 基本的には、チャージ・ポンプ回路を形成するトランジスタのオン抵抗を低くし、コンデンサの容量値を大きくすれば出力能力を大きくできるが、他の手法による方が効率的な場合もある。 Basically, to lower the on-resistance of the transistor forming the charge pump circuit can increase the output capacity by increasing the capacitance value of the capacitor, but in some cases efficient way by other techniques. その１つの手法として、複数のポンピング・コンデンサを用意し、この複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電する手法が考えられる。 As a one approach, to prepare a plurality of pumping capacitors, method for charging a backup capacitor by the plurality of pumping capacitors alternately contemplated. その他の手法として、ＬＰの周波数を２倍にする回路を追加し、ＬＰの半周期毎にチャージ動作、ポンプ動作をさせるという手法も可能である。 Other techniques, by adding a circuit for doubling the frequency of LP, charge operation every half cycle of the LP, techniques that cause the pumping is possible. 例えば図１における−Ｖ３は、−Ｖ３につながる回路部分で消費する電流と、−Ｖ２につながる回路部分で消費する電流とにより、二重に電圧低下を起こす。 -V3 in Figure 1 for example, the current consumed by the circuit portions connected to -V3, by a current consumed by the circuit portions connected to -V2, causing a voltage drop in duplicate. 従って、−Ｖ３を供給するチャージ・ポンプ回路は、上記した種々の手法により出力能力を大きくしておくことが望ましい。 Therefore, the charge pump circuit that supplies -V3, it is desirable to increase the output capacity by various methods described above.
図２４に、複数のポンピング・コンデンサＣｐ１、Ｃｐ２を設けて、出力能力を高める回路例を示す。 Figure 24, provided with a plurality of pumping capacitors Cp1, Cp2, shows a circuit example of increasing the output capability. ここでも図１８と同様に、個別部品で回路を構成した場合の例を示す。 Again as in FIG. 18 shows an example of a case where the circuit of discrete components.
信号Ａ、／Ａ、Ｂ、／Ｂは、図４で説明したクロック形成回路により形成した信号であり、Ｖｘは入力電圧である。 Signal A, / A, B, / B is a signal formed by a clock forming circuit described in FIG. 4, Vx is an input voltage. Ａがハイレベルである期間をＴ１、Ｂがハイレベルである期間をＴ２とする。 A is the period at the high level is T1, B and the time period is at high level T2. Ｔ１の期間はＴｒｎ１、Ｔｒｎ２、Ｔｒｐ３、Ｔｒｐ４はオフしており、Ｔｒｐ１とＴｒｐ２はオンしている。 Period of T1 is Trn1, Trn2, Trp3, Trp4 is off, Trp1 and Trp2 is turned on. これによりＣｐ１が電圧Ｖｘで充電される。 Thus Cp1 is charged by the voltage Vx. またＴｒｎ３とＴｒｎ４もオンしているため、前回にＣｐ２に充電されていた電荷がＣｂへ移る。 The Trn3 and Trn4 because even on, electric charge stored in Cp2 the previous moves to Cb. 次にＴ２の期間では、Ｔｒｐ１、Ｔｒｐ２、Ｔｒｎ３、Ｔｒｎ４はオフしており、Ｔｒｐ３とＴｒｐ４はオンしている。 In the next period of T2, Trp1, Trp2, Trn3, Trn4 is off, Trp3 and Trp4 it is turned on. これによりＣｐ２が電圧Ｖｘで充電される。 Thus Cp2 is charged by the voltage Vx. またＴｒｎ１とＴｒｎ２もオンしていてため、前回にＣｐ１に充電されていた電荷がＣｂへ移る。 The Trn1 and Trn2 for also be turned on, electric charge stored in Cp1 to previous moves to Cb. このように２つのチャージ・ポンプコンデンサＣｐ１、Ｃｐ２で交互にＣｂに電荷を供給してやることで、より出力電圧の平滑度が良く出力能力の大きいチャージ・ポンプ回路を実現できる。 By thus'll supplying charge to Cb alternately with two charge pump capacitors Cp1, Cp2, can realize a large charge pump circuit of smoothness is good output capacity of more output voltage.
なお図２４のＨに示す部分は、Ｔｒｐ２、Ｔｒｐ４、Ｔｒｎ２、Ｔｒｎ４のトランジスタのゲートを駆動するのに必要な電圧と位相を持った信号を、信号Ａ、／Ｂから形成するためのレベルシフト手段である。 Incidentally portion shown in H of FIG. 24, Trp2, Trp4, Trn2, a signal having a voltage and phase required to drive the gate of the transistor of the Trn4, signal A, / level shifting means for forming a B it is. Ｃｓ１とＣｓ２は容量が４７０ｐＦ程度のカップリング・コンデンサ、Ｄ１とＤ２はダイオード、Ｉｎｖ３〜６はインバータ、Ｒｆ１とＲｆ２は１ＫΩ程度の抵抗である。 Cs1 and Cs2 are capacitance 470pF about coupling capacitors, D1 and D2 diodes, Inv3～6 inverter, Rf1 and Rf2 are resistances of about 1K ohm. Ｉｎｖ３とＩｎｖ４とＲｆ１とで１つのホールド回路を形成しており、Ｉｎｖ５とＩｎｖ６とＲｆ２とで別のホールド回路を形成している。 Inv3 and Inv4 and Rf1 and forms one of the hold circuit in and forms a separate hold circuit out with Inv5 and Inv6 and Rf2. 図２４のような接続にし、Ｉｎｖ３〜６の正側電源端子をＧＮＤに接続すれば、Ｉｎｖ３〜６の負側電源端子にはＧＮＤよりもＶｘだけ低い電圧が発生するので、信号Ａや信号／Ｂと同振幅で同相／逆相の信号が、Ｉｎｖ３〜６の出力から得られる。 The connection as shown in Figure 24, by connecting to GND positive supply terminal of Inv3～6, since low voltage by Vx is generated than GND to the negative power supply terminal of the Inv3～6, signal A and signal / signal-phase / reversed phase B and the amplitude is obtained from the output of Inv3～6. Ｉｎｖ３〜６の電源端子間には０．１μＦ程度の平滑コンデンサＣｘを入れておくことが好ましい。 It is preferable to put a smoothing capacitor Cx of about 0.1μF Between Inv3~6 power supply terminal. このレベルシフト手段は、図２０（Ａ）、図２０（Ｂ）で説明したレベルシフト手段よりも、信号の振幅低下が小さいという利点がある。 The level shifting means, FIG. 20 (A), than the level shifting means described in FIG. 20 (B), the advantage that the amplitude decrease of the signal is small.
さて本実施例では、出力能力を向上させるために、ポンピング・コンデンサを複数用意しているが、この手法は、表示品質の向上にも効果がある。 In this embodiment now, in order to improve the output capability, but Make several pumping capacitor, this approach is also effective in improving the display quality. 例えばラッチパルスＬＰを用いる手法によると、図２５（Ａ）に示すように、ポンプ・コンデンサＣｐの充電（チャージ動作）と、Ｃｐによるバック・アップコンデンサＣｂの充電（ポンプ動作）が、２水平走査期間（２Ｈ）毎に繰り返されることになる。 For example, according to the method of using the latch pulse LP, as shown in FIG. 25 (A), the charging of the pump capacitor Cp and (charge operation), charging (pumping) of the back-up capacitor Cb by Cp are two horizontal scanning It will be repeated for each period (2H). このような構成のチャージ・ポンプ回路を、例えば図１の負方向２倍昇圧回路５に用いると、８ライン周期の横縞の表示ムラ（濃い４ライン＋淡い４ライン）が生じる可能性がある。 The charge pump circuit having such a configuration, for example, used in the negative-direction double boosting circuit 5 of FIG. 1, there is a possibility that occurs display unevenness of horizontal stripes of 8 line periods (dark 4 line + light 4 lines). 負方向２倍昇圧回路５は、−Ｖ２、−Ｖ３の両方で消費される電流を供給しており、また−Ｖ２、−Ｖ３は、ＶＨ、ＶＬに比べて消費される電流が大きいからである。 Negative-direction double boosting circuit 5, -V2, and supplies the current consumed by both -V3, also -V2, -V3 is because VH, a large current consumption than VL . そこで、負方向２倍昇圧回路５を、図２４に示すような複数のポンピング・コンデンサを有する構成とすれば、上記のような表示ムラの発生を有効に防止できる。 Therefore, a negative-direction double boosting circuit 5, with the configuration having a plurality of pumping capacitors as shown in FIG. 24, can be effectively prevented generation of display unevenness as described above. その理由は、このようにすれば、図２５（Ｂ）に示すように、１水平期間毎にＣｐ１又はＣｐ２の充電、及び、Ｃｐ２によるＣｂの充電又はＣｐ１によるＣｂの充電が行われるからである。 This is because, if in this way, as shown in FIG. 25 (B), the charging of Cp1 or Cp2 every horizontal period, and because the charging of Cb is performed by charging or Cp1 of Cb by Cp2 .
なお上記のような表示ムラの発生を防止するためには、少なくとも、ポンピング・コンデンサの充電及びポンピング・コンデンサによるバックアップ・コンデンサの充電を１水平期間毎に行えばよい。 Note in order to prevent the occurrence of display unevenness as described above, at least, may be performed to charge the backup capacitor by the charging and pumping capacitor of the pumping capacitor every horizontal period. 従って、例えばラッチパルスＬＰの２倍の周波数の信号を用いて、図２５（Ｃ）に示すようにチャージ・ポンプ動作を行えば、上記表示ムラを防止できることになる。 Thus, for example, by using a signal of twice the frequency of the latch pulse LP, by performing a charge pump operation, as shown in FIG. 25 (C), so that can prevent the display unevenness.
実施例５は、チャージ・ポンプ回路の昇圧倍率、降圧倍率の変更に関する実施例である。 Example 5, step-up factor of the charge pump circuit, an example of changes of the step-down ratio. 図１０、図１２で説明した負方向６倍昇圧回路では、昇圧倍率は６倍に固定されていた。 10, in the negative direction sextuple boosting circuit described in Figure 12, the boost ratio thereof is fixed at six times. 昇圧倍率を６倍にした理由は、デューティが１／２４０の液晶表示装置において、Ｖｃｃが３Ｖまで低下した時に、ＶＥＥが負方向５倍昇圧電圧（つまりＶＥＥ＝−１２Ｖ）では不足であり、−１３．５Ｖ程度を必要とするためである。 The reason for the boosting ratio to 6 times, in the liquid crystal display device of the duty 1/240, when the Vcc is lowered to 3V, VEE is insufficient in the negative direction quintuple boosting voltage (i.e. VEE = -12V), - in order to require about 13.5V. 同じ液晶表示装置において必要となるＶＥＥは、Ｖｃｃが３．３Ｖの時は約−１２Ｖ、Ｖｃｃが３．６Ｖの時は約−１０．５Ｖである。 VEE required in the same liquid crystal display device, when the Vcc is 3.3V is about -12V, when Vcc is 3.6V is approximately -10.5 V. Ｖｃｃの電圧によって必要となるＶＥＥが異なる理由は次の通りである。 VEE is different reasons required by the voltage of Vcc is as follows. 即ち、本実施例では、Ｘ電極を駆動する電圧としてＶｃｃやその１／２降圧電圧をそのまま用いている。 That is, in this embodiment, is used as the Vcc and its half down voltage as a voltage for driving the X electrodes. 従って、Ｖｃｃが高くなると非選択期間に液晶に加わる実効電圧が高くなり、その分、選択電圧を小さくする必要がある。 Thus, Vcc effective voltage becomes higher applied to the liquid crystal during the non-selection period and rises, correspondingly, it is necessary to reduce the selection voltage. 逆にＶｃｃが低くなると、非選択期間に液晶に加わる実効電圧も低くなり、その分、選択電圧を大きくする必要があるからである。 If Vcc is lowered to the contrary, the effective voltage applied to the liquid crystal during the non-selection period is also lowered, that amount, it is necessary to increase the selection voltage. 以上の理由から、図１の負方向６倍昇圧回路２の昇圧倍率は、Ｖｃｃが３．３Ｖより高い時は６倍ではなく５倍で充分であり、むしろ、Ｖｃｃが高い時は５倍に自動的に切り変わるようにした方が消費電力が小さくなり好ましい。 For these reasons, boosting ratio of the negative direction sextuple boosting circuit 2 of Figure 1, Vcc is sufficient five times instead of 6 times when higher than 3.3V, rather, when Vcc is high fivefold automatically to the person who was to cut change is Nari less power consumption preferable. また、１／２００デューティの液晶表示装置においてはＶｃｃが３Ｖまで低下した時でも負方向５倍昇圧で充分である。 In the liquid crystal display device 1/200 duty is sufficient Vcc is reduced in the negative direction quintuple boosting even when up to 3V. このため、外部端子により、５倍から６倍への切り替え、６倍から５倍への切り替えができるようにしておくことが好ましい。 Therefore, the external terminals, switching to 6 times 5 times, it is preferable to allow switching to 5 times 6 times.
昇圧倍率、降圧倍率の変更は次のようにして実現できる。 Boosting ratio, changing of the step-down ratio can be realized as follows. 例えば前述の図１０に示す回路で、昇圧倍率を変更可能にするには、図２６のような構成にすればよい。 For example, in the circuit shown in FIG. 10 described above, to allow changing the boosting ratio may be in the configuration shown in FIG. 26. 即ち倍率変更回路２０を設け、６倍昇圧の場合にはＳＷａ２の接点Ａを−Ｖ３Ｂに接続し、５倍昇圧の場合にはＳＷａ２の接点ＡをＧＮＤに接続すればよい。 That the scaling circuit 20 is provided to connect the contact point A of SWa2 in the case of sextuple boosting the -V3B, in the case of 5-times boosting it may be connected to the GND contact A of SWa2. あるいは倍率変更回路２２を設け、６倍昇圧の場合にはＳＷｂ２の接点Ｂを−Ｖ３Ｂに接続し、５倍昇圧の場合にはＳＷｂ２の接点ＢをＧＮＤに接続してもよい。 Or provided scaling circuit 22 connects the contact point B of SWb2 in the case of sextuple boosting the -V3B, in the case of 5-times boosting may be connected to the GND contact B of SWb2. 一方、前述の図１２に示す回路で、昇圧倍率を変更可能にするには、図２７のような構成にすればよい。 On the other hand, in the circuit shown in FIG. 12 described above, to allow changing the boosting ratio may be in the configuration shown in FIG. 27. 即ち、倍率変更回路２４を設け、負方向６倍昇圧の場合にはＳＷａ２の接点Ａを−Ｖ３Ｂに接続し、負方向５倍昇圧の場合にはＳＷａ２の接点ＡをＧＮＤに接続すればよい。 That is, the magnification change circuit 24 is provided, in the case of a negative direction sextuple boosting connects contact A of SWa2 in -V3B, in the case of a negative direction quintuple boosting may be connected to the GND contact A of SWa2.
また３／２倍昇圧を２／３倍降圧に変更するには次のようにすればよい。 Or it may be obtained in the following to change the 3/2 times boosting the 2/3 step-down. 即ち図１４（Ａ）、図１４（Ｂ）に示す３／２倍昇圧回路では、Ｃｂの＋端子に出力端子が、−端子にＶｃｃが接続されているが、これを図１６（Ａ）、図１６（Ｂ）に示すように、Ｃｂの＋端子をＶｃｃに、−端子を出力端子に接続するような切り替え手段を設ければよい。 That FIG. 14 (A), the in 3/2 step-up circuit shown in FIG. 14 (B), the output to the positive terminal of Cb terminal, - but Vcc is connected to the terminal, which to FIG. 16 (A), as shown in FIG. 16 (B), the positive terminal of Cb in Vcc, - may be provided switching means so as to connect the terminal to the output terminal.
このように本実施例によれば、Ｋ倍（Ｋ≧２）昇圧又はＬ／Ｍ倍（但しＬ／Ｍは整数でない）降圧又はＭ／Ｌ倍昇圧のチャージ・ポンプ動作を行うチャージ・ポンプ回路と、このチャージ・ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とが設けられる。 According to this embodiment, K times (K ≧ 2) boosting or L / M times (where L / M is not an integer) buck or M / L times boosting charge pump circuit for performing charge pump operation When, it is provided with means for changing the boosting ratio or step-down ratio of the charge pump circuit. これにより、例えば図１のコントラスト調整回路３等により無駄に消費される電流を低減でき、更なる低消費電力化が図れる。 Thus, for example, it can reduce the current that is wasted by the contrast adjustment circuit 3 and the like in FIG. 1, thereby is further lower power consumption.
なお図１０、図１２に示す負方向６倍昇圧回路では、−Ｖ３Ｂを形成しており、この−Ｖ３Ｂは、Ｖｃｃを基準にＧＮＤを負方向に２倍に昇圧した電圧に相当する。 Note Figure 10, in the negative direction sextuple boosting circuit shown in FIG. 12, it forms a -V3B, this -V3B corresponds to a voltage obtained by boosting doubled GND to the negative direction relative to Vcc. 一方、図１の負方向２倍昇圧回路５の出力電圧−Ｖ３も、Ｖｃｃを基準にＧＮＤを負方向に２倍に昇圧した電圧に相当する。 On the other hand, the output voltage -V3 of the negative-direction double boosting circuit 5 of FIG. 1 also corresponds to a voltage obtained by boosting doubled GND to the negative direction relative to Vcc. 従って、例えば図１０、図１２においてＳＷｂ１、ＳＷａ１、Ｃｐ１、Ｃｐ２から成る回路を設けずに、負方向２倍昇圧回路５の出力電圧−Ｖ３を図１０、図１２の−Ｖ３Ｂとして共用することも可能である。 Thus, for example, FIG. 10, in FIG. 12 SWb1, SWa1, Cp1, without providing a circuit consisting of Cp2, 10 the output voltage -V3 of the negative-direction double boosting circuit 5, also be shared as -V3B of 12 possible it is. あるいは逆に、負方向２倍昇圧回路５を設けずに、負方向６倍昇圧回路２の−Ｖ３Ｂを−Ｖ３として共用することも可能である。 Or, conversely, without providing a negative-direction double boosting circuit 5, it is also possible to share the negative direction sextuple boosting circuit 2 -V3B as -V3. 但し、共用する場合には負荷電流による出力電圧の低下が大きくなるため、パネルサイズに応じて共用するか否かを使い分けることが好ましい。 However, since the decrease in the output voltage due to the load current increases in the case of shared, it is preferable to selectively use whether shared in accordance with the panel size.
実施例６は、入力電源電圧の投入後の所与の期間、チャージ・ポンプ回路による高電圧の供給を停止させる手段を設けた実施例である。 Example 6 given period after turning of the input power supply voltage, an embodiment providing a means for stopping the supply of the high voltage by the charge pump circuit.
なお図１の構成では、負方向６倍昇圧回路２内に設けた供給停止回路２６によりＶＬ（第Ｎ電位）の供給を停止すると、ＶＨ（第１電位）の供給も停止される。 Incidentally, in the configuration of FIG. 1, stopping the supply of VL (the N potential) by the supply stop circuit 26 provided in the negative direction sextuple boosting circuit 2, the supply of VH (first potential) it is also stopped. 従って、２倍昇圧回路４内に供給停止回路を設ける必要がなくなる。 Therefore, it is not necessary to provide a supply stop circuit double boosting circuit 4. 一方、例えばＧＮＤを基準にＶｃｃを６倍昇圧する回路を用いてＶＨを供給する場合には、この６倍昇圧回路内に供給停止回路を設ければよい。 On the other hand, when supplying VH example using a circuit that sextuple boosting the Vcc with respect to GND may be provided supply stop circuit in this sextuple boosting circuit.
図２９に実施例７の電源回路のブロック図を示す。 Figure 29 shows a block diagram of a power supply circuit of Example 7. この電源回路は、図１に示す実施例１の電源回路の出力電圧をＶｃｃ−ＧＮＤだけ全体的に高電位側へずらせた電圧を発生する機能を持つ。 The power supply circuit has a function of generating a voltage obtained by shifting the output voltage of the power supply circuit of the first embodiment shown in FIG. 1 Vcc-GND only to overall high potential side. 図１の実施例１では、第１〜第Ｎ電位は、低電位側の第２入力電位ＧＮＤに対して対称に形成されていたが、図２９では、高電位側の第１入力電位Ｖｃｃに対して対称に形成されている。 In Embodiment 1 of FIG. 1, the first to N potential, which had been formed symmetrically with respect to the second input potential GND on the low potential side, in FIG. 29, the first input potential Vcc on the high potential side It is formed symmetrically against.
説明を簡単にするため、実施例１と異なる部分のみ主に説明する。 To simplify the explanation, only portions different from Example 1 will be mainly described. 負方向５倍昇圧回路３２は、Ｖｃｃを基準にＧＮＤを負方向へ５倍昇圧した電圧ＶＥＥをチャージ・ポンプ動作により発生する。 Negative quintuple boosting circuit 32 generates the charge pump operating voltage VEE boosted five times GND to the negative direction relative to Vcc. Ｖｃｃが３．３Ｖの時、ＶＥＥは−１３．２Ｖになる。 When Vcc is 3.3V, VEE is to -13.2V. ２倍昇圧回路３４は、ＶＬを基準にＶｃｃを２倍昇圧した電圧ＶＨを発生する。 Double boosting circuit 34 generates a voltage VH which is twice boosting the Vcc based on the VL. ２倍昇圧回路３５は、ＧＮＤを基準にＶｃｃを２倍昇圧した電圧Ｖ３を発生する。 Double boosting circuit 35 generates a voltage V3 obtained by boosting doubled Vcc referenced to GND. １／２倍降圧回路３６、３７は、Ｖ３−Ｖｃｃ間を２等分した電圧であるＶ２、Ｖｃｃ−ＧＮＤ間を２等分した電圧である−Ｖ２を発生する。 1/2 step-down circuit 37 generates the V3-Vcc between a bisecting the voltage V2, Vcc-GND between a bisecting the voltage -V2. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. なお中央電位のＶＣにはＶｃｃをそのまま用い、−Ｖ３にはＧＮＤをそのまま用いる。 Note as used Vcc to VC central potential, it is used GND to -V3. この電源回路は、出力される電圧のレベルが高電位側の入力電源電圧Ｖｃｃに対して対称という特徴を備えている。 The power supply circuit, the level of the voltage output is provided with a feature that symmetrically with respect to the input power supply voltage Vcc on the high potential side. こうした構成の電源回路によれば、実施例１で述べた理由と同じ理由により、４ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。 According to the power supply circuit of such a configuration, the same reason as described in Example 1, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method.
このように、液晶駆動に必要な出力電圧が中心電位を持ち、大部分の消費電流がその中心電位と他の電圧との間で流れる場合に、中心電位を第１、第２入力電位に一致させ、出力電圧をチャージ・ポンプ回路を主体とした回路で形成するという構成を用いることで、液晶表示装置の低消費電力化を図れる。 Thus, the output voltage required for driving liquid crystal has a center potential match when the majority current consumption flows between the center potential and another voltage, the center potential first, the second input potential is allowed, the output voltage by using the configuration of forming the circuit consisting mainly of a charge pump circuit, thereby the power consumption of the liquid crystal display device. こうした構成によれば、高電圧ＶＨ、ＶＬでの消費電流が小さくなるため、これらの高電圧ＶＨ、ＶＬを、出力能力の低いチャージ・ポンプ回路で容易に形成できる。 According to this construction, since the high voltage VH, the current consumption in the VL decreases, these high voltages VH, a VL, can be easily formed at a low charge pump circuit of the output capacity. そして、これらの高電圧を電力損失の小さいチャージ・ポンプ回路で形成することで、液晶表示装置の更なる低消費電力化が図れる。 By forming these high voltage with a small charge pump power loss, further reduction in power consumption of the liquid crystal display device can be achieved.
なお、実施例７において、負方向５倍昇圧回路を正方向の昇圧回路に変更し、コントラスト調整回路でＶＨを形成した後にＶＨを負方向に２倍昇圧してＶＬを形成することも可能である。 In Examples 7 to change the negative direction quintuple boosting circuit in the positive direction of the step-up circuit, it is also possible that boosts twice a VH after forming the VH with contrast adjustment circuit in the negative direction to form VL is there.
図３０に実施例８の電源回路のブロック図を示す。 Figure 30 shows a block diagram of a power supply circuit of Example 8. この電源回路は、実施例１の電源回路の出力電圧を１／２×（Ｖｃｃ−ＧＮＤ）だけ全体的に高電位側へずらせた電圧を発生する機能を持つ。 The power supply circuit has a function of generating a voltage obtained by shifting the output voltage of the power supply circuit of Example 1 1/2 × (Vcc-GND) only to overall high potential side. 実施例８では、第１〜第Ｎ電位は、第１入力電位Ｖｃｃと第２入力電位ＧＮＤの中点電位を基準に対称に形成される。 In Example 8, first to N potential is formed symmetrically midpoint potential of the first input potential Vcc and the second input potential GND as a reference.
１／２降圧回路４６は、Ｖｃｃ−ＧＮＤ間を２等分した電圧ＶＣをチャージ・ポンプ動作により発生する回路であり、このＶＣが、第１〜第Ｎ電位の中心電位となる。 1/2 step-down circuit 46 is a circuit for generating a voltage VC that between Vcc-GND 2 equally divided by a charge pump operation, the VC is, the center potential of the first to N potential. 負方向５倍昇圧回路４２は、Ｖｃｃを基準にＧＮＤを負方向へ５倍昇圧した電圧ＶＥＥを発生する。 Negative quintuple boosting circuit 42 generates a voltage VEE which is boosted five times GND to the negative direction relative to Vcc. ２倍昇圧回路４４は、ＶＬを基準にＶＣを２倍昇圧した電圧ＶＨを発生する。 Double boosting circuit 44 generates a voltage VH which is twice boosting the VC based on the VL. 負方向２倍昇圧回路４５は、ＶＣを基準にＧＮＤを負方向へ２倍昇圧した電圧の−Ｖ３を発生する。 Negative-direction double boosting circuit 45 generates a -V3 of voltage boosted 2 times GND to the negative direction relative to the VC. ２倍昇圧回路４９は、ＶＣを基準にＶｃｃを正方向へ２倍昇圧した電圧Ｖ３を発生する。 Double boosting circuit 49 generates a voltage V3 obtained by boosting doubled Vcc to the positive direction relative to the VC. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. なおＶ２にはＶｃｃをそのまま用い、−Ｖ２にはＧＮＤをそのまま用いる。 Note as used Vcc to V2, as used GND to -V2. この電源回路は、出力電圧が、第１入力電位と第２入力電位の中点電位ＶＣに対して対称という特徴を備えている。 The power supply circuit, the output voltage is provided with a feature that symmetrically with respect to the midpoint potential VC of the first input potential and the second input potential. 実施例８によれば、実施例１で述べた理由と同じ理由により、４ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。 According to the eighth embodiment, the same reason as described in Example 1, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method.
なお、所望の電圧が５レベルの場合には、図３０において２倍昇圧回路４９と負方向２倍昇圧回路４５を省略する構成としても良い。 Incidentally, the desired voltage in the case of five levels may be configured to exclude double boosting circuit 49 and the negative-direction double boosting circuit 45 in FIG. 30.
図３１に実施例９の電源回路のブロック図を示す。 Figure 31 shows a block diagram of a power supply circuit of Example 9. 実施例９では、電源回路の出力電圧が、第１、第２入力電位Ｖｃｃ、ＧＮＤの中点電位に対して対称に形成される。 In Example 9, the output voltage of the power supply circuit, the first, second input potential Vcc, are formed symmetrically with respect to the midpoint potential of the GND. また実施例９の電源回路は、２端子型非線形スイッチング素子を用いた液晶パネルを駆動する回路である。 The power supply circuit of Embodiment 9 is a circuit for driving a liquid crystal panel that uses a two-terminal type nonlinear switching element. 図５１で説明した電源回路が、Ｙドライバに加える電源電圧を揺さぶる方式であるのに対し、実施例９の電源回路は揺さぶらない定常電圧を出力する。 The power supply circuit described in FIG. 51, while a method of shaking a power supply voltage applied to the Y driver, the power circuit of Embodiment 9 outputs a steady voltage that does not shaken. 図３２に、この電源回路を用いた時のパネル駆動波形の例を示す。 Figure 32 shows an example of a panel driving waveforms when using the power supply circuit.
まず図３２について先に説明する。 First previously described FIG 32. ＶＳＨは正側の選択電圧であり、ＶＳＬは負側の選択電圧である。 VSH is a positive side of the selection voltage, VSL is a negative side of the selected voltage. ＶＮＨはＶＳＨを選択した後の非選択電圧であり、ＶＮＬはＶＳＬを選択した後の非選択電圧である。 VNH is a non-selection voltage after selecting the VSH, VNL is a non-selection voltage after selecting the VSL. 各電圧にはＶＳＨ−ＶＮＨ＝ＶＮＬ−ＶＳＬなる関係、言い替えるとＶＮＨとＶＮＬとの中点電位がＶＳＨとＶＳＬとの中点電位に等しいという関係がある。 Each voltage VSH-VNH = VNL-VSL the relationship, the midpoint potential between words when VNH and VNL is related that equal to the midpoint potential between VSH and VSL. 横軸ｔは時間軸であり、１目盛りが１選択期間の長さｔ１Ｈに相当する。 The horizontal axis t is a time axis, one graduation corresponds to the length t1H of one selection period. 列電極駆動波形は、階調手段がパルス幅階調である場合の例である。 The column electrode drive waveform is an example of a case where the gray means is a pulse width gradation. 図３２のように、列電極を駆動する電圧を行電極の非選択電圧と一致させることにより、電源回路の構成が著しく容易となる。 As shown in FIG. 32, by matching the voltage for driving the column electrodes and the non-selection voltage of the row electrodes, the structure of the power supply circuit becomes significantly easier.
次に図３１の回路について説明する。 Then the circuit of Figure 31 will be described. 非選択電圧であり同時に列電極駆動電圧でもあるＶＮＨとＶＮＬには、ロジック駆動用電圧のＶｃｃとＧＮＤをそのまま用いる。 The non-selected voltage at and at the same time is also the column electrode drive voltage VNH and VNL, the Vcc and GND of the logic driving voltage is used as it is. 負方向５倍昇圧回路５２は、Ｖｃｃを基準にＧＮＤを負方向へ５倍昇圧した電圧ＶＥＥを発生する。 Negative quintuple boosting circuit 52 generates a voltage VEE which is boosted five times GND to the negative direction relative to Vcc. Ｖｃｃが５Ｖの時にはＶＥＥは−２０Ｖになる。 Vcc is VEE is the -20V at the time of 5V. 昇圧回路６０は、ＶＮＨを基準としてＶＮＬ−ＶＳＬと同じ電圧差を昇圧して、ＶＳＨを発生する。 Booster circuit 60 boosts the same voltage difference as the VNL-VSL based on the VNH, generates VSH. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. この構成の電源回路は、出力電圧が、第１、第２入力電位の中点電位に対して対称という特徴を備えている。 Power supply circuit of this configuration, the output voltage is provided with a feature that symmetrically with respect to the first, the midpoint potential of the second input potential.
上記構成の電源回路により２端子型非線形スイッチング素子を用いた液晶パネルを駆動すると、電源回路やＹドライバの動作電圧が揺さぶり電源方式の場合に比べ２倍近くまで高くなるが、それにもかかわらず液晶表示装置の消費電力を低減できる。 When driving a liquid crystal panel that uses a two-terminal type nonlinear switching device by the power supply circuit of the above construction, although up to nearly twice higher than that of the power supply system is the operating voltage of the power supply circuit and the Y driver shaking, nevertheless crystal possible to reduce the power consumption of the display device. その理由の一つは、Ｙドライバに加わっている電圧が静的であるため、揺さぶり電源方式で起こった問題点が生じないためである。 One reason is because the voltage being applied to the Y driver is static, because the occurred problems in shake supply system does not occur. 即ち、Ｙドライバの全寄生容量が揺さぶられる電圧幅で充放電するという問題点、及び、揺さぶられるタイミングにおいてＹドライバ内でショート的に電流が流れるという問題点が、本実施例では生じない。 That is, a problem that the charging and discharging voltage range the total parasitic capacitance of the Y driver is shaken, and a problem that a short electric current flows in the Y driver in the timing that shaken point, does not occur in this embodiment. 高電圧が２倍近い電圧になっても、１選択期間におけるＹドライバの高電圧系の充放電電流やショート的な電流は、数百本ある出力の内の１本だけで起こるため、高電圧化による電流増はごくわずかである。 Even when a high voltage is doubled voltage close, 1 charging and discharging current and short circuit electric current of high voltage of the Y driver in the selection period, because that occurs in only one of the several hundred is output, high voltage current increase is negligible due to reduction. もう一つの理由は、電源回路自体の消費電力が極めて小さいためである。 Another reason is that the power consumption of the power supply circuit itself is for very small. これは、出力電圧を、効率の高いチャージ・ポンプ式の昇圧回路で生成していることによる。 This is because the output voltage is generated by the booster circuit having a high efficiency charge pump. 本実施例によれば、揺さぶり電源方式の約半分の消費電力で、２端子型非線形スイッチング素子を用いた液晶パネルを駆動することが可能となった。 According to this embodiment, about half the power consumption of the shake power supply method, it becomes possible to drive the liquid crystal panel that uses a two-terminal type nonlinear switching element.
なお本実施例では、負方向５倍昇圧回路５２を用いるとして説明してきた。 In the present embodiment it has been described as using the negative direction quintuple boosting circuit 52. しかしながら、低電圧液晶を使用する場合は、負方向５倍昇圧回路５２を負方向４倍昇圧回路とすればよい。 However, when using a low-voltage liquid crystal can be a negative direction quintuple boosting circuit 52 and the negative direction quadruple boosting circuit. またＶｃｃを３．３Ｖに下げると共に、必要に応じて負方向５倍昇圧回路５２を負方向６倍昇圧回路としてもよい。 Together with reducing the Vcc to 3.3V, the negative direction quintuple boosting circuit 52 may be a negative direction sextuple boosting circuit if necessary. また本実施例では、階調表示手段がパルス幅変調法によるとして説明したが、フレーム間引き法を用いても構わない。 In the present embodiment, although gradation display unit has been described as by pulse width modulation method, it may be used frame skipping method.
また、所望の電圧が５レベルの場合には、図３１においてＶＣＣ−ＧＮＤの間へ１／２倍降圧回路を追加して中央電位を発生してもよい。 Further, when the desired voltage is 5 levels may generate a central potential by adding a 1/2 step-down circuit to between VCC-GND in FIG. 31.
図３３に実施例１０の電源回路のブロック図を示す。 Figure 33 shows a block diagram of a power supply circuit of Example 10. 実施例１０では、実施例９と異なり、第１、第２入力電位Ｖｃｃ、ＧＮＤと異なる電位であるＶＮＬを発生する。 In Example 10, unlike Example 9, to generate a first, a second input potential Vcc, a GND potential different VNL. そして電源回路の出力電圧が、このＶＮＬと、Ｖｃｃ又はＧＮＤとの中点電位に対して対称に形成される。 The output voltage of the power supply circuit, and this VNL, is formed symmetrically with respect to the midpoint potential of the Vcc or GND.
実施例１０では、非選択電圧であり列電極駆動電圧でもあるＶＮＨには、ロジック駆動用電圧のＶｃｃをそのまま用いる。 In Example 10, the it is also a is the column electrode driving voltage non-selecting voltage VNH, the Vcc logic driving voltage is used as it is. 負方向３／２倍昇圧回路６１は、Ｖｃｃを基準にＧＮＤを負方向へ３／２倍昇圧した電圧ＶＮＬを発生する。 Negative 3/2 times boosting circuit 61 generates a voltage VNL which is boosted 3/2 times GND to the negative direction relative to Vcc. 負方向３／２倍昇圧回路６１の構成例は、既に図１５（Ａ）、図１５（Ｂ）にて説明した通りである。 Configuration Example of negative 3/2 boosting circuit 61 has already FIG. 15 (A), the same as described in FIG. 15 (B). 負方向５倍昇圧回路６２は、Ｖｃｃを基準にＶＮＬを負方向へ５倍昇圧した電圧ＶＥＥを発生する。 Negative quintuple boosting circuit 62 generates a voltage VEE which is boosted five times VNL based on Vcc in the negative direction. Ｖｃｃが３．３Ｖの場合は、Ｖｃｃ−ＶＮＬが４．９５Ｖ、ＶＮＬ−ＶＥＥが１９．８Ｖとなり、実施例９においてＶｃｃが５Ｖの場合とほぼ等しい出力電圧が得られる。 If Vcc is 3.3V, Vcc-VNL is 4.95V, VNL-VEE is 19.8V next, Vcc in Example 9 is almost equal to the output voltage at 5V obtained. 昇圧回路７０は、ＶＮＨを基準としてＶＮＬ−ＶＳＬと同じ電圧差を正方向に昇圧して、ＶＳＨを発生する。 Booster circuit 70, the same voltage difference as the VNL-VSL based on the VNH boosts the positive direction, generates VSH. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. この電源回路は、第１、第２入力電位と異なる電位ＶＮＬをチャージ・ポンプ回路で発生し、出力電圧が、ＶｃｃとＶＮＬの中点電位に対して対称という特徴を備えている。 The power supply circuit includes first, generates a different potential VNL and second input potentials by a charge pump circuit, the output voltage is provided with a feature that symmetrically relative to the center potential of Vcc and VNL. 以上の構成の実施例１０によれば、ロジック電圧を低電圧にできるため、２端子型非線形スイッチング素子を用いた液晶パネルを、実施例９よりも更に低消費電力で駆動できる。 According to an embodiment 10 of the above configuration, since it a logic voltage to a low voltage, a liquid crystal panel that uses a two-terminal type nonlinear switching element can be driven further with lower power consumption than the embodiment 9.
図３４に実施例１１の電源回路のブロック図を示す。 Figure 34 shows a block diagram of a power supply circuit of Example 11. 図１に示す実施例１と異なるのは、実施例１１では、入力電源電圧が第３入力電位Ｖｅｅを含む点である。 The difference from the first embodiment shown in FIG. 1, in Example 11, the input power supply voltage is that it includes a third input potential Vee. 即ち、実施例１では単一電源構成（Ｖｃｃ、ＧＮＤ）であったのに対して、実施例１１では２電源構成（Ｖｅｅ、Ｖｃｃ、ＧＮＤ）となっている。 I.e., a single power supply configuration in Example 1 (Vcc, GND) whereas was, 2 power supply configuration in Example 11 has (Vee, Vcc, GND) and.
負方向２倍昇圧回路７２は、第３入力電位Ｖｅｅを基準にＧＮＤを負方向に２倍昇圧した電圧ＶＬをチャージ・ポンプ動作により発生する。 Negative-direction double boosting circuit 72, the voltage VL obtained by boosting twice GND to the negative direction relative to the third input potential Vee generated by the charge pump operation. 負方向２倍昇圧回路７３は、第１入力電位Ｖｃｃを基準にＧＮＤを負方向に２倍昇圧した電圧−Ｖ３を発生する。 Negative-direction double boosting circuit 73 generates a voltage -V3 which is boosted twice GND to the negative direction relative to the first input potential Vcc. １／２降圧回路７４、７５は、Ｖｃｃ−ＧＮＤ間を２等分した電圧Ｖ２、ＧＮＤ−（−Ｖ３）間を２等分した電圧−Ｖ２を発生する。 1/2 step-down circuit 74 and 75, voltage between Vcc-GND 2 equal portions V2, GND - (- V3) during generating a bisecting voltage -V2 a. またＶ３にはＶｃｃをそのまま用い、ＶＣにはＧＮＤをそのまま用いる。 Also as used Vcc to V3, as used GND to VC. 以上の構成の電源回路により例えば４ライン同時選択法で必要な電圧を形成できる。 It can form the necessary voltage 4-line simultaneous selection method, for example, by a power supply circuit having the above structure. なおチャージ・ポンプ方式の１／２降圧回路の構成については、既に図９にて説明した通りである。 Note that although the structure of the 1/2 step-down circuit of the charge pump method is as already described in FIG.
図３５に、１／２降圧回路７４、７５の代わりに、１／３降圧回路７６、７７を設けた場合のブロック図を示す。 Figure 35, instead of the 1/2 step-down circuit 74 and 75 shows a block diagram of a case in which a 1/3 down circuit 76 and 77. １／３降圧回路７６、７７は、各々、Ｖｃｃ−ＧＮＤ間を１／３ずつ分割した電圧Ｖ１、Ｖ２、ＧＮＤ−（−Ｖ３）間を１／３ずつ分割した電圧−Ｖ１、−Ｖ２を発生する。 1/3 step-down circuit 76 and 77, respectively, the voltage V1, divided between Vcc-GND by 1/3 V2, GND - (- V3) voltage -V1 obtained by dividing the 1/3 while, generate -V2 to. この電源回路により、例えば６ライン同時選択法で必要な電圧を形成できる。 This power supply circuit can form the necessary voltage, for example 6 line selection method.
なお本実施例では、理解しやすいようにＧＮＤに対してＶｅｅとＶｃｃがともに正電位の場合を述べてきたが、ＶｅｅとＶｃｃがともに正電位である必要はなく、図３６に示すように、ＶｅｅとＶｃｃの一方あるいは両方がＧＮＤに対して負電位であってもよい。 In the present embodiment, although Vee and Vcc with respect to GND for clarity have been both described in the case of positive potential, it is not necessary Vee and Vcc are both positive potential, as shown in FIG. 36, either or both of Vee and Vcc may be a negative potential relative to GND.
以上に説明した本実施例は、次のような構成上の特徴を有している。 This embodiment described above has a feature in the following configuration.
即ち本実施例では、入力電源電圧に含まれる高電位側の第１入力電位Ｖｃｃ、低電位側の第２入力電位ＧＮＤを、第１〜第Ｎ電位（Ｎ≧４）の中の第Ｇ電位Ｖ３、第Ｊ電位ＶＣとしてそのまま用いている。 That is, in this embodiment, the first input potential Vcc on the high potential side included in the input supply voltage, the G potential in the second input potential GND on the low potential side, the first to N potential (N ≧ 4) V3, is used as it is as the J potential VC. また第１、第２入力電位よりも高電位側又は低電位側の第３入力電位Ｖｅｅを、高電位側の第１電位ＶＨと低電位側の第Ｎ電位ＶＬのいずれかとして用いている。 The first, third input potential Vee on the high potential side or the low potential side than the second input voltage, is used as either of the N potential VL of the first potential VH and the low potential side of the high potential side. また所与のクロックに基づきチャージ・ポンプ動作を行い、第１、第Ｎ電位ＶＨ、ＶＬのいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路（負方向２倍昇圧回路７２）と、第Ｇ、第Ｊ電位よりも高電位側又は低電位側の第Ｆ電位（１＜Ｆ＜Ｎ）を直接に又は調整手段を介して供給するチャージ・ポンプ回路（負方向２倍昇圧回路７３）とを含んでいる。 Also performs charge pump operation based on a given clock, first, the N potential VH, the charge pump circuit for supplying directly or via adjustment means either a VL (negative-direction double boosting circuit 72) When, the G, the F potential of the high potential side or the low potential side than the J potential (1 <F <N), either directly or charge pump circuit for supplying via the adjusting means (the negative-direction double boosting circuit 73) and includes a. そして更に、第１〜第Ｎ電位の中の前記第１、第Ｆ、第Ｇ、第Ｊ、第Ｎ電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路（１／２降圧回路７４、７５、１／３降圧回路７６、７７）により供給している。 And further, the first in the first to N potential, the F, the G, the J, the potential other than the N potential, charge pump circuits operating charge pump based on a given clock (1 It is supplied by / 2 down circuit 74,75,1 / 3 step-down circuit 76 and 77). 以上の構成によれば、出力能力をそれほど必要としない第１電位ＶＨ又は第Ｎ電位ＶＬは、出力能力は低いが高効率のチャージ・ポンプ回路で供給されると共に、第Ｇ電位Ｖ３、第Ｊ電位ＶＣは出力能力の高い入力電源電圧Ｖｃｃ、ＧＮＤに接続される。 According to the above configuration, the first potential VH or the N potential VL does not require much output capability, output capability with low but is supplied by the charge pump circuit with high efficiency, the G potential V3, the J potential VC is high output capability input supply voltage Vcc, is connected to GND. 更にＶ２、−Ｖ２等の電圧はチャージ・ポンプ回路で供給される。 Furthermore V2, voltage etc. -V2 are supplied by charge pump circuits. これにより表示品質の維持と低消費電力化とを両立できる。 Thereby achieve both maintenance and power consumption of a display quality. なお本実施例の構成は、実施例１の（３）で説明した構成上の特徴、即ちＫ倍昇圧、及びＬ／Ｍ倍降圧等のチャージ・ポンプ回路が混在するという構成上の特徴も有している。 Note that the structure of this embodiment, features on the configuration described in Example 1 (3), i.e. K times boosting, and also features of the configuration of L / M times the charge pump circuit of the step-down or the like are mixed Yes doing.
次に本実施例の消費電力について説明する。 Next will be described the power consumption of this embodiment. 電源回路より後段にある負荷回路のＶ３−ＶＣ系の消費電流をＩｃ、−Ｖ３−ＶＣ系の消費電流をＩｄとすれば、本実施例によれば、Ｉｃによる消費電力はＩｃ×Ｖｃｃとなる。 The current consumption of the V3-VC system of the load circuit is from the power supply circuit in the subsequent stage Ic, if the current consumption of -V3-VC system and Id, according to this embodiment, the power consumption due to Ic becomes Ic × Vcc . また、負方向２倍昇圧回路７３を効率の良い昇圧回路とすることで、Ｉｄによる消費電力はほぼＩｄ×Ｖｃｃとなる。 Further, a negative-direction double boosting circuit 73 by a good booster circuit efficiency, power consumption due to Id is substantially Id × Vcc. これに対し、図４９の電源回路では、Ｉｃによる消費電力はＩｃ×ＶＥＥであり、Ｉｄによる消費電力はＩｄ×ＶＥＥとなる。 In contrast, in the power supply circuit of FIG. 49, the power consumption due to Ic is Ic × VEE, power consumption due to Id is the Id × VEE. 仮にＶｃｃ＝５Ｖ、ＶＥＥ＝２０Ｖとすると、図４９の電源回路の消費電力は（Ｉｃ＋Ｉｄ）×２０Ｖとなり、本実施例の消費電力は（Ｉｃ＋Ｉｄ）×５Ｖとなる。 Supposing Vcc = 5V, and VEE = 20V, the power consumption of the power supply circuit of FIG. 49 (Ic + Id) × 20V, and the power consumption of this embodiment becomes (Ic + Id) × 5V. 従って、消費電力を約１／４に低減できることになる。 Therefore, the power consumption can be reduced to about 1/4.
また以上は中間電圧にのみ注目して述べてきたが、ＶＨやＶＬでの消費電力についても同様のことが言える。 The above has been described by focusing only on the intermediate voltage, the same is true for the power consumption in the VH and VL. すなわち電源回路より後段にある負荷回路のＶＨ−ＶＣ系の消費電流をＩａ、ＶＬ−ＶＣ系の消費電流をＩｂとすれば、ＩａとＩｂによる消費電力は図４９の電源回路では（Ｉａ＋Ｉｂ）×２０Ｖとなる。 That if the VH-VC system current consumption of the load circuit is from the power supply circuit in the subsequent stage Ia, the current consumption of the VL-VC system and Ib, the power consumption by Ia and Ib are in the power supply circuit of FIG. 49 (Ia + Ib) × the 20V. これに対して、本実施例では、負方向２倍昇圧回路７２を効率の良い昇圧回路とすることにより、消費電力はほぼ（Ｉａ＋Ｉｂ）×１０Ｖとなり、約半減できる。 In contrast, in the present embodiment, by a good booster circuit efficient negative-direction double boosting circuit 72, the power consumption is approximately (Ia + Ib) × 10V next be approximately halved. 以上の説明からわかるように、本実施例は、負荷回路が中心電圧を必要とし、大部分の消費電流がその中心電圧と他の電圧との間で流れる場合に、大幅な低消費電力化が可能となる。 As understood from the above description, the present embodiment, the load circuit requires a central voltage, when the majority current consumption flows between the center voltage and other voltages, drastic reduction of power consumption It can become.
なお実施例１１では、実施例１と同様に、パルス状のクロックであるＬＰによりクロックを生成してチャージ・ポンプ動作を行うことができる。 Note that in Example 11, in the same manner as in Example 1, it is possible to perform the charge pump operation to generate a clock by the pulse-like clock LP. また実施例１１でも、実施例２で説明したような種々の構成のチャージ・ポンプ回路を採用できる。 Also in Embodiment 11 can be employed charge pump circuit of various configurations as described in Example 2. また実施例３〜実施例６で説明したような種々の手法を採用して低消費電力化を図ることもできる。 It is also possible to achieve employing low power consumption of the various methods as described in Examples 3 6. 更に図３４、図３５では、出力電圧は、ＧＮＤに対して対称となっているが、Ｖｃｃに対して対称、ＶｃｃとＧＮＤの中点電圧に対して対称、所与の発生電圧とＶｃｃ又はＧＮＤとの中点電圧に対して対称に出力電圧を形成することも可能である。 In addition Figure 34, Figure 35, the output voltage is has become symmetrical with respect to GND, symmetry, given generated voltage with respect to the symmetry, Vcc and GND of the midpoint voltage to Vcc and Vcc or GND it is also possible to form the output voltage symmetrically about the midpoint voltage between the. また図３４では、７レベルの電圧を得るために１／２降圧回路７４、７５を設けたが、所望の電圧が５レベルの場合には、１／２降圧回路７４、７５を省略すればよい。 In FIG. 34, is provided with the 1/2 step-down circuit 74 and 75 to obtain a 7-level voltage, when the desired voltage is 5 level, may be omitted 1/2 step-down circuit 74 and 75 . 更に１／２降圧、１／３降圧等をオペアンプを用いて行う場合には、図２に示すような構成とすればよい。 Moreover 1/2 step-down, in the case of using the operational amplifier 1/3 buck, etc., may be configured as shown in FIG.
実施例１２は、入力電源電圧の供給停止、所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも１つがなされた場合に、第１、第Ｎ電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる実施例である。 Example 12, stopping supply of the input power supply voltage, when was at least Tsuganasa input outage or display off control signal of a given clock, a voltage is supplied by at least one of the first N potential it is an example of discharging the residual charge in circuit portions.
図３７に、入力電源電圧の供給停止あるいはクロックの供給停止が行われた場合に、ＶＨ、ＶＬ系の残留電荷を放電させる回路例を示す。 Figure 37, when the supply stop or supply stop of the clock of the input power supply voltage is performed, showing a circuit example of discharging the VH, VL based residual charge. 図３７において信号／ＡとＡは互いに逆相のクロック信号である。 Signal / A and A in FIG. 37 is a reverse phase of the clock signal to each other. またＴｒｐ８とＴｒｐ９はＰＭＯＳトランジスタであり、クロックが供給されている間は、トランジスタの一方がオンし他方がオフするという動作を繰り返している。 The Trp8 and Trp9 are PMOS transistors, while the clock is supplied, the other to one is on the transistor is repeated an operation of turning off. Ｔｒｐ８がオンすると、コンデンサＣｃ１が電圧Ｖｃｃで充電され、ＴｒＰ９がオンするとＣｃ１の電荷がＣｃ２に移る。 When Trp8 is on, a capacitor Cc1 is charged by the voltage Vcc, the charge of Cc1 the TrP9 is turned moves the Cc2. Ｃｃ２と抵抗Ｒｃによる時定数をクロック信号の周期よりも充分に大きく設定すれば、バッファＢｕｆの入力は、電圧Ｖｃｃにほぼ近いレベルとなる。 If constant sufficiently larger set than the period of the clock signal when the by Cc2 and a resistor Rc, the input of the buffer Buf is substantially level close to the voltage Vcc. クロックが停止すればどちらか一方のトランジスタが必ずオフとなるため、Ｂｕｆの入力は、ＲｃによりＧＮＤレベルとなり、Ｂｕｆの出力もＧＮＤレベルとなる。 Since the clock is either one of the transistors is always off if stopping input of Buf becomes a GND level by Rc, the output of Buf also becomes GND level. 電圧Ｖｃｃの供給が停止した場合にもＢｕｆの入力及び出力はＧＮＤレベルとなる。 Input and output of Buf even when the supply voltage Vcc is stopped becomes a GND level.
Ｔｒｎ５、Ｔｒｎ６はＮＭＯＳトランジスタ、Ｔｒｐ５、Ｔｒｐ６、Ｔｒｐ７はＰＭＯＳトランジスタである。 Trn5, Trn6 the NMOS transistor, Trp5, Trp6, Trp7 is a PMOS transistor. Ｒａ１、Ｒａ２、Ｒｂ１は数ＭΩ程度の抵抗であり、各々、Ｔｒｎ５やＴｒＰ５のオン時の抵抗よりも大きな抵抗値に設定されている。 Ra1, Ra2, Rb1 is the resistance of the order of several M.OMEGA., Respectively, it is set to a large resistance value than the resistance of the ON state of Trn5 and TRP5. 従って、これらのトランジスタがオンしている時でもこれらの抵抗を通って流れる消費電流は小さい。 Therefore, even when these transistors are turned on consumed current flowing through these resistors is small. 電圧Ｖｃｃが供給され、クロックが供給されている時はＢｕｆの出力がＶｃｃレベルであるためＴｒｎ５がオンする。 A voltage Vcc is supplied to the on Trn5 because the output of Buf is Vcc level when a clock is supplied. Ｔｒｎ５がオンすると、Ｔｒｐ７のゲートはロウ側となってＴｒｐ７がオンし、ＶＨには電圧Ｖｅｅが供給される。 When Trn5 is turned on, the gate of Trp7 are Trp7 turns on at the low side, the VH voltage Vee is supplied. またＴｒｎ６のゲートがＧＮＤレベルになってＴｒｎ６はオフする。 The Trn6 gate of Trn6 becomes the GND level is turned off. 電圧−Ｖ３は、電圧Ｖｃｃの反転出力であり（図１、図３４参照）、電圧Ｖｃｃが供給されてクロックが動作している時はほぼ−Ｖｃｃのレベルとなっている。 Voltage -V3 is inverted is output (refer to FIG. 1, FIG. 34) of the voltage Vcc, is almost -Vcc level when is the voltage Vcc is supplied clock is operating. これにより、Ｔｒｐ５がオンしＴｒｐ６はオフする。 As a result, Trp5 is turned on Trp6 is turned off.
電圧Ｖｃｃの供給が停止するかクロックの供給が停止すると、Ｂｕｆの出力及び電圧−Ｖ３はＧＮＤレベルとなり、Ｔｒｎ５もＴｒｐ５もオフする。 When the supply voltage Vcc is supplied if the clock stops stops, output and voltage -V3 of Buf becomes GND level, Trn5 also Trp5 also turned off. Ｔｒｎ５がオフすると、Ｔｒｐ７のゲートはＶｅｅレベルとなり、Ｔｒｐ７がオフし、ＶｅｅからＶＨへの供給が遮断される。 When Trn5 is turned off, the gate of Trp7 becomes Vee level, Trp7 is turned off, the supply of the VH is cut off from the Vee. またＴｒｎ６のゲートもＶｅｅレベルとなってオンし、ＶＨ系に残存していた電荷が１０ＫΩ程度の抵抗Ｒａ３を通してＧＮＤに放電される。 The gate of the Trn6 be turned on a Vee level, the charge remaining in the VH system is discharged to GND through a resistor Ra3 on the order of 10 k.OMEGA. またＴｒｐ５がオフすると、Ｔｒｐ６のゲートがロウ側となってＴｒｐ６がオンし、ＶＬ系に残存していた電荷が１０ＫΩ程度の抵抗Ｒｂ２を通してＧＮＤに放電される。 Also when Trp5 turns off, Trp6 gate of Trp6 is at the low side is turned on, electric charge remaining in the VL system is discharged to GND through a resistor Rb2 on the order of 10 k.OMEGA.
以上のように、本実施例によれば、電圧Ｖｃｃまたはクロックの供給が停止した場合に、電圧Ｖｅｅの供給を遮断するとともに、電圧ＶＨ、ＶＬにより電圧が供給される回路部分の残留電荷を放電させることを、消費電力をほとんど増加させることなく実現できる。 As described above, according to this embodiment, a discharge when the supply voltage Vcc or the clock has stopped, as well as cutting off the supply voltage Vee, voltage VH, the residual charge of the circuit portion to which a voltage is supplied by the VL that is, it can be realized without almost increasing power consumption. これにより、上記回路部分に、直流の高電圧が印加され続けるという異常事態を防止できる。 Thus, in the circuit portion, the abnormal situation of a high voltage direct current is continuously applied can be prevented.
図３８に、表示オン／オフ信号によりＶＨ、ＶＬ系の電荷を放出させる回路例を示す。 Figure 38 shows VH, a circuit example of releasing the VL system of charges by the display on / off signal. 図３７との主な相違は、Ｔｒｎ５のゲートに信号Ｄｏｎを入力している点である。 The main difference between FIG. 37 is that a signal is input Don to the gate of Trn5. 信号Ｄｏｎは液晶表示装置の表示オン／オフを制御する信号で、表示オン時はハイレベル（Ｖｃｃ）、表示オフ時はロウレベル（ＧＮＤ）となる信号である。 Signal Don is a signal for controlling the display on / off of the liquid crystal display device, the display-on a high level (Vcc), during the display-off is a signal which becomes a low level (GND). Ｄｏｎがハイレベルの時はＴｒｎ５がオンし、これによりＴｒｐ７のゲートがロウ側となりＴｒｐ７がオンする。 Don is the Trn5 is turned on when the high level, the gate of Trp7 turns on Trp7 becomes the row side. これにより、ＶＨに電圧Ｖｅｅが供給される。 Thus, the voltage Vee is supplied to VH.
一方、Ｄｏｎがロウレベルの時はＴｒｎ５がオフし、これによりＴｒｐ７のゲートがＶｅｅと同レベルとなりＴｒｐ７がオフする。 On the other hand, when Don is low level Trn5 is turned off, thereby the gate of Trp7 turns off Trp7 becomes Vee the same level. これにより、ＶＨへの電圧Ｖｅｅの供給が遮断される。 Thus, the supply of the voltage Vee to VH is cut off. 同時にＴｒｎ６のゲートもＶｅｅと同レベルとなりＴｒｎ６がオンする。 At the same time the gate of Trn6 also becomes Vee and the same level Trn6 is turned on. これによりＶＨ系に残留している電荷が放電する。 Thus the charge remaining in the VH system is discharged.
以上のように表示オン／オフ制御信号を本実施例の電源回路に入力することにより、消費電流を増加させることなく液晶表示装置の表示オン／オフを容易に制御できる。 By input to the power supply circuit of the present embodiment the display on / off control signal as described above, it can be easily controlled display on / off of the liquid crystal display device without increasing the current consumption. なお、上記のように直接Ｔｒｎ５のゲートに信号Ｄｏｎを入力する方法ではなく、Ｄｏｎがロウの時にクロックを停止する回路を追加する方法によって、ＶＨ系の残留電荷を放電させ、液晶表示装置を表示オフ状態にしてもよい。 Instead of the method of inputting the signal Don to the gate of Trn5 directly, as described above, by adding a circuit that stops the clock when Don is low, to discharge the VH system of residual charge, display the liquid crystal display device it may be in the off state. また図４に示すようにＤＦのリセット端子を制御してクロックを停止し、チャージ・ポンプ回路の動作を停止させることで液晶表示装置を表示オフ状態にしてもよい。 Also stop the clock to control the reset terminal of the DF shown in FIG. 4, it may be a liquid crystal display device in the display OFF state by stopping the operation of the charge pump circuit.
図３９（Ａ）、図３９（Ｂ）に、入力電源がオフした場合に、ＶＨ、ＶＬ系の電荷を放電させる回路例を示す。 Figure 39 (A), FIG. 39 (B), when the input power is turned off, a circuit example of discharging the VH, VL system charge. 例えば図３９（Ａ）において入力電源がオフしＶｃｃ＝ＧＮＤとなると、Ｔｒｎ１０がオフしＴｒｎ１１のゲートがハイ側になる。 For example, when the input power is turned off and Vcc = GND in FIG. 39 (A), Trn10 gate off to Trn11 goes high side. これによりＴｒｎ１１がオンし、ＶＨ系の電荷がＧＮＤに放電される。 Thus Trn11 is turned on, VH based charge is discharged to GND. また図３９（Ｂ）では、Ｖｃｃ＝ＧＮＤになると、Ｔｒｐ１０がオフしＴｒｐ１１のゲートがロウ側となる。 In FIG. 39 (B), becomes a Vcc = GND, Trp10 is a gate off and Trp11 becomes low side. これによりＴｒｐ１１がオンし、ＶＬ系の電荷がＶｃｃに放電される。 Thus Trp11 turns on, VL-based charge is discharged to Vcc.
図４０（Ａ）、図４０（Ｂ）に、入力電源がオフした場合及び表示オフ信号が入力された場合に、ＶＨ、ＶＬ系の電荷を放電させる回路例を示す。 Figure 40 (A), FIG. 40 (B), when the input power is input when turned off and the display-off signal, a circuit example of discharging the VH, VL system charge. Ｄｏｆｆは表示オフの時にハイレベル（＝Ｖｃｃ）になる信号である。 Doff is a signal that becomes a high level (= Vcc) when the display-off. Ｄｏｆｆがハイレベルになるとその反転信号である／Ｄｏｆｆはローレベル（＝ＧＮＤ）となり、これによりＴｒｎ１０がオフしＴｒｎ１１のゲートがハイ側になる。 Doff is a comes to the inverted signal to the high level / Doff is low (= GND), and the thereby Trn10 gate off to Trn11 goes high side. これによりＴｒｎ１１がオンし、ＶＨ系の電荷がＧＮＤに放電される。 Thus Trn11 is turned on, VH based charge is discharged to GND. また図４０（Ｂ）では、Ｄｏｆｆがハイレベルになると、Ｔｒｐ１０がオフしＴｒｐ１１のゲートがロウ側となる。 In FIG. 40 (B), the Doff goes high, Trpl0 the gate off and Trp11 becomes low side. これによりＴｒｐ１１がオンし、ＶＬ系の電荷がＶｃｃに放電される。 Thus Trp11 turns on, VL-based charge is discharged to Vcc.
図４１に、実施例１〜実施例１２で説明した電源回路を含む液晶表示装置の構成例を示す。 Figure 41 shows a configuration example of a liquid crystal display device including a power supply circuit described in Examples 1 to 12. この液晶表示装置は、複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶パネル８８と、電源回路９１と、電源回路９１により供給される電圧に基づいてデータ線電極を駆動するＸドライバＩＣ（データ線ドライバ）９０と、電源回路により供給される電圧に基づいて走査線電極を駆動するＹドライバＩＣ（走査線ドライバ）８９とを含む。 The liquid crystal display device includes a liquid crystal panel 88 including a liquid crystal layer driven by a plurality of data line electrode and a plurality of scan line electrode, a power supply circuit 91, the data line electrodes on the basis of the voltage supplied by the power supply circuit 91 includes an X driver IC (data line driver) 90 that drives and a Y driver IC (scan line driver) 89 that drives the scan line electrode on the basis of the voltage supplied by the power supply circuit.
ＶＣＣ−ＧＮＤはドライバＩＣのロジック部駆動用電源入力であり、ＶＥＥ−ＧＮＤは選択電圧を形成するための高電圧電源入力である。 VCC-GND is logic unit driving power input of the driver IC, VEE-GND are high-voltage power supply input for forming a selection voltage. 電源回路が図１のような構成の場合にはＶＥＥは必要ない。 Power supply circuit VEE is not necessary in the case of the configuration as Figure 1. ＬＰはＸドライバＩＣ用のラッチパルスであり、通常は、シフト・レジスタを含むＹドライバＩＣ用のシフトクロックにも兼用される。 LP is a latch pulse for the X driver IC, usually, is also used with the shift clock for Y driver IC includes a shift register. その他のタイミング信号やデータ信号は図を見やすくするために記載を省略してある。 Other timing signals and data signals are omitted for clarity of illustration.
図４２に、図４１の回路で液晶パネルを駆動した時の駆動電圧波形の例を示す。 Figure 42 shows an example of driving voltage waveforms when driving the liquid crystal panel in the circuit of Figure 41. この駆動波形は特公昭５７−５７７１８の請求項１に記載された駆動方法において、Ｖ１１１＝Ｖ１２２と設定した場合に駆動波形に相当する。 The driving waveform in has been the driving method according to claim 1 of JP-B-57-57718, which corresponds to the drive waveform If set to V111 = V122. ここに、ＶＨとＶＬは選択される走査線電極に加える電圧であり、ＶＣ（ＶＭ）は非選択の走査線電極に加える電圧である。 Here, VH and VL is the voltage applied to the scan line electrodes selected, VC (VM) is a voltage applied to the scan line electrodes of unselected. また、Ｖｘ０とＶｘ１は表示データのオン／オフに従ってＸ電極に加える電圧である。 Further, Vx0 and Vx1 are voltages applied to the X electrode in accordance with the ON / OFF display data. Ｍは液晶を交流駆動するための制御信号で、信号Ｍのハイ／ロウにより液晶パネルに加える電圧の極性が反転される。 M is a control signal for AC driving the liquid crystal, the polarity of the voltage applied to the liquid crystal panel is inverted by the high / low signal M. ｔ１Ｈは１本の走査線電極が選択される時間の長さを示している。 t1H indicates the length of time that one scan line electrode is selected.
この駆動方法に必要な電圧は、実施例１〜実施例１２で説明した電源回路により形成できる。 Voltage required for the driving method can be formed by the power supply circuit described in Examples 1 to 12. 例えば、非選択レベルのＶＣ、選択レベルのＶＨ及びＶＬには、電源回路９１の出力ＶＣ、ＶＨ、ＶＬを用いる。 For example, the non-selection level VC, the VH and VL of the selected level, the output VC of the power supply circuit 91, VH, and VL is used. またＸ電極を駆動する電圧のＶｘ０にはＶ２を用い、Ｖｘ１には−Ｖ２を用いればよい。 Also the the V2 used Vx0 of voltage for driving the X electrodes, it may be used -V2 to Vx1. 例えばデューティが１／２４０の場合にはＶＨは通常２０Ｖ程度であり、Ｖ２はロジック電圧３．３Ｖの約１／２の１．６Ｖ程度である。 For example when the duty is 1/240 the VH is usually about 20V, V2 are in the order of about half the 1.6V logic at 3.3V. 従ってＶ２には、ロジック電圧を１／２に降圧した電圧を利用することもできる。 Therefore the V2, may be utilized voltage obtained by stepping down the logic voltage to 1/2.
ＸドライバＩＣ９０のロジック電圧はＶＣＣ−ＧＮＤをそのまま用いればよい。 Logic voltage of the X driver IC90 may be used as a VCC-GND. ＹドライバＩＣ８９のロジック電圧としては、ＴＦＴパネル用のゲート線ドライバＩＣのようにドライバ出力電圧の中間でよい場合は、ＶＣＣ−ＧＮＤをそのまま用いればよい。 The logic voltage of the Y driver IC89, if good in the middle of the driver output voltage as the gate line driver IC for TFT panels may be used as a VCC-GND. しかしながら、例えばＳＴＮパネル用の通常のドライバＩＣのように、ロジック電圧の低レベルがＶＬに一致している場合には、ＹドライバＩＣ８９用のロジック電圧ＶＤＤを別に形成する必要がある。 However, for example, as a normal driver IC for STN panel, when the low-level logic voltage matches the VL, it is necessary to separately form a logic voltage VDD for the Y driver IC89. 図４３はこの場合に用いるＹドライバ用ロジック電圧発生回路の例であって、図２４のＨに示す部分と基本的に同様の動作をする。 Figure 43 is an example of the logic voltage generating circuit for the Y driver used in this case, the partial basically the same operation shown in H of FIG. 24. すなわちＢは、図５に示した信号であり、ＶＣＣ−ＧＮＤを電源として駆動される信号である。 That B is a signal shown in FIG. 5, a signal that is driving the VCC-GND as a power source. またＣｓ１とＣｓ２は容量が４７０ｐＦ程度のカップリング・コンデンサ、Ｄ１とＤ２はダイオード、Ｂｕｆ１とＢｕｆ２はバッファ、Ｒｆ１とＲｆ２は１ＫΩ程度の抵抗である。 The Cs1 and Cs2 are capacitance 470pF about coupling capacitors, D1 and D2 are diodes, Buf1 and Buf2 are buffers, Rf1 and Rf2 are resistances of about 1K ohm. Ｂｕｆ１とＲｆ１で１つのホールド回路を形成しており、Ｂｕｆ２とＲｆ２で別のホールド回路を形成している。 Buf1 and Rf1 forms one of the hold circuit, a form another hold circuit Buf2 and Rf2. 図３７のような接続にして、バッファの負側電源端子をＶＬに接続すれば、バッファの正側電源端子にはＶＬよりもＶＣＣだけ高い電圧ＶＤＤｙが発生する。 In the connection as shown in FIG. 37, by connecting the negative power source terminal of the buffer to VL, the positive power supply terminal of the buffer VCC voltage higher VDDy occurs than VL. 従って、このＶＤＤｙをＹドライバＩＣ８９用のロジック用電源とすればよい。 Therefore, it is sufficient to this VDDy a logic power source for the Y driver IC89. ＹドライバＩＣ８９の動作周波数はＸドライバＩＣ９０の１／８０程度であり、ＹドライバＩＣ８９のロジック部の消費電流は極めて小さい。 The operating frequency of the Y driver IC89 is about 1/80 of the X driver IC 90, the current consumption of the logic portion of the Y driver IC89 is extremely small. 従って、上記のような簡易な手法で形成した電源電圧で充分に駆動が可能である。 Therefore, it is possible to sufficiently driven by the supply voltage formed by a simple method as described above. また、図４３の回路は、信号ＬＰをレベルシフトしてＹドライバ用シフトクロックＹＳＣＬを形成する機能も有している。 The circuit of Figure 43 also has a function to the level shifting signal LP to form a shift clock YSCL for the Y driver. なお、バッファの電源端子間には０．１μＦ程度の平滑コンデンサＣｘを入れておくことが好ましい。 Incidentally, it is preferable to put a smoothing capacitor Cx of about 0.1μF between each power supply terminal of the buffer.
以上はＶＣＣが３．３Ｖとして説明した。 More than VCC has been described as 3.3V. しかしながら、ＶＣＣが５Ｖの場合は、オペアンプ等を用いてＶＣＣをより低い電圧に変換し、電源回路９１やＹドライバＩＣ８９、ＸドライバＩＣ９０の駆動を行った方が、低消費電力化のためには好ましい。 However, if VCC is 5V, converts the VCC to a lower voltage using an operational amplifier or the like, who was driving the power supply circuit 91 and the Y driver IC89, X driver IC90 is, for low power consumption preferable. また、ＶＣＣが１．５Ｖ程度の場合にはこのＶＣＣをそのままＶｘ０として用い、ＶＣＣの反転昇圧電圧（負方向２倍昇圧電圧）をＶｘ１として用いればよい。 Also, VCC is using the VCC directly as Vx0 in the case of about 1.5V, the inverted boosted voltage VCC (negative-direction double boosted voltage) may be used as Vx1.
以上の構成の液晶表示装置では、その電源回路自体が低消費電力である。 Or more of the liquid crystal display device of the configuration, the power supply circuit itself is a low power consumption. 更に、パネル電流の大部分を占める充放電電流、即ちＸ電極と非選択状態のＹ電極との間で流れる充放電電流が、高電圧系から供給されるのではなく、より低いロジック部駆動電圧系から供給される。 Furthermore, the charging and discharging current occupies most of the panel current, i.e. the X electrode and the charge-discharge current flowing between the Y electrode of the non-selected state, rather than being supplied from the high voltage system, a lower logic unit driving voltage It is supplied from the system. 従って、パネル電流による消費電力も大幅に低減され、全体として消費電力を著しく小さくできる。 Accordingly, power consumption due to panel currents is also greatly reduced, it can significantly reduce power consumption as a whole.
図４４（Ａ）に液晶表示装置の他の構成例を示す。 Figure 44 (A) shows another configuration example of a liquid crystal display device. 基本的には実施例１３と同様の構成であるため、実施例１３と異なる部分についてのみ説明する。 For basically the same structure as in Example 13, it will be described only portions different from Embodiment 13. 本実施例はＹ電極を２ライン同時選択法で駆動する場合の例である。 This embodiment is an example of a case of driving a two line simultaneous selection method Y electrodes.
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図４４（Ｂ）に示す。 The voltage required to be applied to the liquid crystal panel in the case of the driving method shown in FIG. 44 (B). Ｙ電極の駆動には、実施例１３と同様に、非選択レベルであるＶＣ（ＶＭ）と選択レベルであるＶＨおよびＶＬが必要である。 The driving of the Y electrode, in the same manner as in Example 13, there is a need for VH and VL are selection level VC (VM) is a non-selection level. ここでＶＨとＶＬとはＶＣを中心として互いに対称な関係にある。 Here in symmetrical relationship with each other about the VC and VH and VL. Ｘ電極の駆動には、Ｖｘ０〜Ｖｘ２の３レベルの電圧が必要である。 The driving of the X electrode, it is necessary to three-level voltage Vx0～Vx2. Ｖｘ１はＶＣと同電位であり、Ｖｘ０とＶｘ２とはＶｘ１を中心として互いに対称な関係にある。 Vx1 is the VC at the same potential, and Vx0 and Vx2 are in symmetrical relationship with each other about a Vx1. 例えば１フレーム周期内に走査するＹ電極の数が２４０本程度で、かつ、Ｖｔｈ（スレッショールド電圧）が実効値で２Ｖ程度の通常液晶を使用する場合は、ＶＣを０ＶとするとＶＨは約１６Ｖ、Ｖｘ０は約２Ｖとなる。 For example the number of about 240 in the Y electrodes scanned within one frame period, and, if Vth (threshold voltage) uses ordinary liquid crystal of about 2V in effective value, VH is approximately When 0V to VC 16V, Vx0 is about 2V. つまり実施例１３と異なる点は、Ｘ電極の駆動電圧として中心電位が追加される点と、ＶＨが若干下がりＶｘ０が若干上がる点だけである。 That Example 13 differs are that the center potential is added as a drive voltage of the X electrode, VH is only in a slight fall Vx0 increases slightly. 本実施例の電源回路はこうした対称な関係にある電圧を低消費電力で発生するのに適している。 Power supply circuit of this embodiment is suitable for generating a voltage in these symmetrical relationship with low power consumption.
ＶＣＣが３．３Ｖの場合には、Ｖｔｈが実効値で１．６Ｖ程度の低電圧液晶を使用すればよい。 If VCC is 3.3V is, Vth may be used a low-voltage liquid crystal of about 1.6V in the effective value. またＶＣＣが１．５Ｖ程度の場合には、やはり低電圧液晶を使用し、このＶＣＣをそのままＶｘ０として用いればよい。 In the case VCC is about 1.5V, again using a low-voltage liquid crystal, may be used the VCC directly as Vx0.
本実施例の液晶表示装置は、電源回路自体が低消費電力であるとともに、実施例１３で述べた理由と同じ理由でパネル電流による消費電力も大幅に低減される。 The liquid crystal display device of this embodiment, the power supply circuit itself as well as a low power consumption, the power consumption due to the same reason the panel current and reasons described in Example 13 are also greatly reduced. また駆動に必要となる最大電圧も実施例１３より低くて済み、更なる低消費電力化を図れる。 The maximum voltage required to drive even requires lower than Example 13, thereby to further lower power consumption. また図４９の比較例では、Ｘドライバのロジック部等での消費電流をＩＸＤとすると、これによる消費電力はＩＸＤ×ＶＥＥであった。 In the comparative example of FIG. 49, when the current consumption of the logic portion and the like of the X driver and IXD, the power consumption which was IXD × VEE. これに対して本実施例では、消費電力はＩＸＤ×ＶＣＣで済み、比較例に比べ大幅な低消費電力化を図れる。 In contrast, in this embodiment, power consumption requires only IXD × VCC, attained a significant reduction in power consumption compared with the comparative example.
図４５（Ａ）に液晶表示装置の他の構成例を示す。 Figure 45 shows another example of a configuration of a liquid crystal display device (A). 本実施例はＹ電極を４ライン同時選択法で駆動する場合の例である。 This embodiment is an example of a case of driving in a four-line simultaneous selection method Y electrodes.
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図４５（Ｂ）に示す。 A necessary voltage to be applied to the liquid crystal panel in the case of the driving method shown in FIG. 45 (B). Ｙ電極の駆動には非選択レベルであるＶＣと選択レベルであるＶＨおよびＶＬが必要で、ＶＨとＶＬとはＶＣを中心として互いに対称な関係にある。 The driving of the Y electrode is required VH and VL is VC and selection levels is a non-selection level, the VH and VL are in a symmetrical relationship with each other about the VC. Ｘ電極の駆動には、Ｖｘ０〜Ｖｘ４の５レベルの電圧が必要で、Ｖｘ２はＶＣと同電位である。 The driving of the X electrodes, requires a five-level voltage of Vx0～Vx4, Vx2 is the VC at the same potential. Ｖｘ０とＶｘ４およびＶｘ１とＶｘ３はＶｘ２を中心として互いに対称な関係にあり、Ｖｘ０−Ｖｘ１＝Ｖｘ１−Ｖｘ２＝Ｖｘ２−Ｖｘ３＝Ｖｘ３−Ｖｘ４を満足する。 Vx0 and Vx4, and Vx1 and Vx3 is in symmetrical relationship with each other about the Vx2, satisfies Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4. 例えば１フレーム周期内に走査するＹ電極の数が２４０本程度で、かつ、Ｖｔｈが実効値で２Ｖ程度の通常液晶を使用する場合は、ＶＣの電圧を０ＶとするとＶＨは約１１．３Ｖ、Ｖｘ０は約２．９Ｖとなる。 For example the number of about 240 in the Y electrodes scanned within one frame period, and, if Vth uses ordinary liquid crystal of about 2V in effective value, VH when the voltage VC at 0V is about 11.3 V, Vx0 is about 2.9V. つまり実施例１４と異なる点は、Ｘ電極の駆動電圧として中心電位に対して互いに対称な２レベルの電圧が追加される点と、ＶＨが若干下がりＶｘ０が若干上がる点だけである。 That Example 14 differs are that symmetrical two-level voltage is added to each other with respect to the center potential as the drive voltage of the X electrode, VH is only in a slight fall Vx0 increases slightly.
特に、ＶＣＣが３．３Ｖの場合はＶＣＣとＶｘ０が比較的近いレベルであるため、図４５（Ａ）に示すようにＶＣＣをそのままＶｘ０としても用いることが可能である。 In particular, if VCC is 3.3V for VCC and Vx0 are comparatively close levels, it can also be used directly as Vx0 to VCC as shown in FIG. 45 (A). この場合はＶｔｈがやや高い液晶を使うか、ＶＥＥをやや低く設定するかすれば、コントラスト調整も容易にできる。 Is this case Vth uses a slightly higher liquid crystal, if either set slightly lower VEE, it is also easily contrast adjustment.
図４６（Ａ）に液晶表示装置の他の構成例を示す。 Figure showing another configuration example of a liquid crystal display device 46 (A). 本実施例はＹ電極を６ライン同時選択法で駆動する場合の例である。 This embodiment is an example of a case of driving the Y electrodes 6 line selection method.
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図４６（Ｂ）に示す。 The voltage required to be applied to the liquid crystal panel in the case of the driving method shown in FIG. 46 (B). Ｙ電極の駆動には、非選択レベルであるＶＣと選択レベルであるＶＨおよびＶＬが必要で、ＶＨとＶＬとはＶＣを中心として互いに対称な関係にある。 The driving of the Y electrodes, requires a VH and VL is VC and selection levels is a non-selection level, in symmetrical relation to each other about the VC and VH and VL. Ｘ電極の駆動には、Ｖｘ０〜Ｖｘ６の７レベルの電圧が必要で、Ｖｘ３はＶＣと同電位であり、かつ、Ｖｘ０〜Ｖｘ６はＶｘ０−Ｖｘ１＝Ｖｘ１−Ｖｘ２＝Ｖｘ２−Ｖｘ３＝Ｖｘ３−Ｖｘ４＝Ｖｘ４−Ｖｘ５＝Ｖｘ５−Ｖｘ６を満足する。 The driving of the X electrodes, requires 7-level voltage of Vx0～Vx6, Vx3 is the VC at the same potential, and, Vx0～Vx6 the Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4 = to satisfy the Vx4-Vx5 = Vx5-Vx6. 例えば１フレーム周期内に走査するＹ電極の数が２４０本程度で、かつ、Ｖｔｈが実効値で２Ｖ程度の通常液晶を使用する場合は、ＶＣの電圧を０ＶとするとＶＨは約９．２Ｖ、Ｖｘ０は約３．６Ｖである。 For example the number of about 240 in the Y electrodes scanned within one frame period, and, if Vth uses ordinary liquid crystal of about 2V in effective value, VH when the voltage VC at 0V is about 9.2 V, Vx0 is about 3.6V. つまり、実施例１５と異なる点はＸ電極の駆動電圧として中心電位に対して互いに対称な２レベルの電圧が追加される点と、ＶＨが若干下がりＶｘ０が若干上がる点だけである。 In other words, a point symmetrical two-level voltage is added to each other with respect to the center potential as the driving voltage of Example 15 differs from the X electrode, VH is only in a slight fall Vx0 increases slightly.
特にＶＣＣが３．３Ｖの場合は、ＶＣＣとＶｘ０が比較的近いレベルであるため、図４６（Ａ）に示すようにＶＣＣをそのままＶｘ０としても用いることが可能である。 Especially if VCC is 3.3V, for VCC and Vx0 are comparatively close levels, it can also be used directly as Vx0 to VCC as shown in FIG. 46 (A). この場合はＶｔｈがやや低い液晶を使うか、ＶＥＥをやや高く設定するかすれば、コントラスト調整も容易にできる。 Is this case Vth uses a somewhat lower liquid crystal, if either set slightly higher VEE, it is also easily contrast adjustment.
以下に同時に選択するＹ電極の数がどの程度までが実用的かを述べる。 To what extent the number of Y electrodes to select less simultaneously mention or practical. 例えば１フレーム周期内に走査するＹ電極の数が２４０本程度の場合は同時選択するライン数が１５本〜１６本の時に、Ｙ電極の駆動に必要な最大電圧幅と、Ｘ電極の駆動に必要な最大電圧幅とが等しくなる。 For example, when the number of lines number of Y electrodes scanned within one frame period is selected simultaneously in the case of about 240 is fifteen to 16 present, the maximum voltage amplitude necessary for driving the Y electrodes, to drive the X electrodes the maximum voltage width and required equal. Ｖｔｈが実効値で２Ｖ程度の通常液晶を使用する場合には、この電圧は６Ｖ弱となる。 Vth is when using normal liquid crystal of about 2V in effective value, this voltage is 6V weak. つまり、同時選択ライン数が１６本以下の範囲では同時に選択するＹ電極の数が多い駆動方法ほど必要となる最大電圧が低くて済み、その点では消費電力の低減に有利であることになる。 In other words, it requires in the range number of simultaneously selected lines is 16 or less lower maximum voltage necessary as a driving method the number of Y electrodes is often selected simultaneously, will be advantageous in reducing power consumption in that regard. 但し、逆に、駆動に必要な電圧のレベル数が増加して電源回路が複雑化するとともに、ＸドライバＩＣもコスト高になるので、同時選択するライン数は８本以下が実用的であると言うことができる。 However, conversely, with complicated power circuit number of levels increases the voltage required for driving, since X driver IC increases the cost, the number of lines to be simultaneously selected and eight or less is practical it is possible to say.
以上述べた実施例１３〜実施例１６では、例えば図４６（Ａ）に示すように、第１、第２入力電位ＶＣＣ、ＧＮＤを、Ｖ３、Ｖ２、Ｖ１、ＶＣ、−Ｖ１、−Ｖ２、−Ｖ３（第１〜第Ｎ電位）のいずれかとして使用すると共に、ドライバＩＣのロジック部の電源電圧としても使用している。 In Examples 13 to 16 described above, for example, as shown in FIG. 46 (A), first, second input potential VCC, the GND, V3, V2, V1, VC, -V1, -V2, - V3 with used either as a (first to N potential), is used as a power supply voltage of the logic portion of the driver IC. 電源回路９１で使用する入力電源電圧（ＶＥＥ、ＶＣＣ、ＧＮＤ又はＶＣＣ、ＧＮＤ）の他に、ドライバＩＣのロジック部を駆動するための別の電源電圧を用意する方が、液晶パネルを最適電圧で駆動する点では好ましい。 Input supply voltage used in the power supply circuit 91 (VEE, VCC, GND or VCC, GND) in addition to, better to have a separate power supply voltage for driving the logic portions of the driver IC, a liquid crystal panel with optimal voltages in that the drive is preferred. しかしながら入力電源電圧の数が増えることは、液晶表示装置の使用者にとっては好ましくない。 However the number of input supply voltage increases is not preferable for the user of the liquid crystal display device. 実施例１３〜実施例１６で説明したように、ＶＣＣ、ＧＮＤをＶ３、Ｖ２〜−Ｖ２、−Ｖ３のいずれかとして使用すると共に、ドライバＩＣのロジック部の電源電圧として使用しても、若干最適電圧からずれた電圧による駆動となるが、実用的には問題無い画質の表示が可能である。 As described in Examples 13 to 16, VCC, the GND V3, V2~-V2, with use as either -V3, be used as the power supply voltage of the logic portion of the driver IC, slightly optimum Although the drive by the voltage deviated from the voltage, practically is capable of displaying no problem quality. 従って、実施例１３〜実施例１６のようにして、入力電源電圧の数の増加を抑える方が、より実用的となる。 Therefore, as Examples 13 to 16, is preferable to suppress the increase in the number of input supply voltage, a more practical.
なお、Ｖ３、Ｖ２〜−Ｖ２、−Ｖ３の中にＶＣＣ、ＧＮＤに一致するものがない場合には、図３３で説明したように、チャージ・ポンプ動作によりＶＣＣ、ＧＮＤと異なる電圧を発生し、この発生電圧をＶ３、Ｖ２〜−Ｖ２、−Ｖ３のいずれかとして用いればよい。 Incidentally, V3, V2~-V2, VCC in -V3, if there is no match to GND, as described in FIG. 33, VCC, the GND different voltage generated by a charge pump operation, the generated voltage V3, V2~-V2, may be used as either -V3.
また図４１等に示すように、実施例１３〜実施例１６では、電源回路９１に入力するパルス状クロックとして、Ｘドライバ用ラッチパルス信号ＬＰ又はＹドライバ用シフトクロックＹＳＣＬを使用している。 In addition, as shown in FIG. 41 or the like, in Examples 13 to 16, as a pulse-shaped clock to be input to the power supply circuit 91 uses a latch pulse signal LP or the shift clock YSCL for the Y driver X driver. 電源回路９１のクロックを形成する信号は、周期的なパルス状クロックであることが好ましい理由は、実施例２において既に述べた通りである。 Signal forming the clock of the power supply circuit 91, the reason it is preferred that a periodic pulsed clock is as already described in Example 2. 通常、Ｘドライバ用ラッチパルス信号は周期が３０μｓ〜１００μｓ程度、パルス幅が１００ｎｓ〜３００ｎｓ程度の周期的なパルス状クロック信号であるため、電源回路９１のパルス状クロックとして問題無く利用できる。 Normally, the latch pulse signal for the X driver period is about 30Myuesu～100myuesu, since the pulse width is periodic pulsed clock signal of about 100Ns～300ns, can without problems available as a pulse-like clock supply circuit 91. Ｙドライバ用シフトクロックがＸドライバ用ラッチパルスとは別に入力される液晶表示装置もあるが、この場合のＹドライバ用シフトクロックもＸドライバ用ラッチパルスと同様の周期的なパルス状クロック信号であるため、こちらのクロックを用いても問題無い。 Shift clock Y driver and the latch pulse for the X driver is also a liquid crystal display device which is inputted separately, but at the same periodic pulse-shaped clock signal and the shift clock is also a latch pulse for the X driver Y driver in this case because, no matter if used here of the clock. 液晶表示装置に入力されるタイミング信号の中では、これらの信号が最も適切である。 Among timing signal input to the liquid crystal display device, these signals are most suitable. 液晶表示装置の消費電流の大部分が１水平走査期間の切りかわりごとに流れる電流であるため、その電流を供給するチャージ・ポンプ回路を、１水平走査期間毎のパルス状クロックであるＸドライバ用ラッチパルスやＹドライバ用シフトクロックに同期して動作させることは、理にかなっている。 Since most of the current consumption of the liquid crystal display device is a current flowing in each cut instead of one horizontal scanning period, a charge pump circuit for supplying the current, for the X driver is a pulse-shaped clock every horizontal scanning period be operated in synchronization with the latch pulse and the shift clock for the Y driver is reasonable. これより周期が長いクロック信号では昇圧能力不足となる。 From this period is the lack of boosting capability in the long clock signal. 一方、これより周期が短いパルス状クロック信号は、昇圧能力を確保する上では好ましいが、こうした信号は液晶表示装置には入力されていないため別途作り出すことが必要となり、これは回路の大規模化につながる。 On the other hand, than this period is short pulse-shaped clock signal is preferable in ensuring boosting ability, such signals must be created separately because it is not input to the liquid crystal display device, which is the scale of the circuit It leads to.
図４７に、本発明の液晶表示装置を電子機器に搭載した例を示す。 Figure 47 shows an example of mounting the liquid crystal display device of the present invention to an electronic device. μＰＵ（マイクロマイクロ・プロセッサ・ユニット）１１２は、電子機器全体を制御するものであり、ＬＣＤコントローラ１１３は、液晶表示装置１１５に必要なタイミング信号や表示データを送り出すものである。 MyuPU (micro-micro processor unit) 112 is for controlling the entire electronic device, LCD controller 113 is intended to feed the timing signals and display data necessary for the liquid crystal display device 115. またメモリ（ＶＲＡＭ）１１４は、表示データを格納するものであり、電池１１６は、電子機器の電源である。 The memory (VRAM) 114 is for storing the display data, battery 116 is a power source of the electronic apparatus. ＤＣ／ＤＣコンバータ１１７は、電池１１６の電圧から液晶表示装置１１５に必要な高電圧を発生するものである。 DC / DC converter 117 is for generating a high voltage required for the liquid crystal display device 115 from the voltage of the battery 116. ＤＣ／ＤＣコンバータ１１７は液晶表示装置に内蔵させてもよく、内蔵させる場合は本発明のようにチャージ・ポンプ方式のＤＣ−ＤＣコンバータを用いることが望ましい。 DC / DC converter 117 may be incorporated in the liquid crystal display device, when to incorporate it is desirable to use a DC-DC converter of a charge pump type as in the present invention. このような電子機器に、本発明の液晶表示装置を用いることによって、電子機器の消費電力を大幅に低減できる。 Such electronic equipment, by using the liquid crystal display device of the present invention, it is possible to significantly reduce the power consumption of the electronic device.
なお、本発明は上記実施例１〜実施例１７に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。 The present invention is not limited to the above Examples 1 to 17, and various modifications are possible within the spirit and scope of the present invention.
例えばパルス状クロックを使用する手法、昇圧倍率を変更する手法、チャージ・ポンプを１水平期間毎に行う手法等は、図１、図３４等に示す構成の電源回路に限らず、少なくとも第１〜第Ｎ電位を供給するチャージ・ポンプ回路を含む電源回路であれば、種々ものに適用できる。 For example technique of using a pulsed clock, method of changing the boosting ratio, techniques for performing the charge pump for each horizontal period, FIG. 1 is not limited to the power supply circuit having the configuration shown in FIG. 34 or the like, at least a first through if the power supply circuit including a charge pump circuit for supplying the first N potential, can be applied to various ones.
またチャージ・ポンプ回路の構成も図６〜図２４に示したものに限られるものではない。 The configuration of the charge pump circuit is also not limited to those shown in FIGS. 6 to 24.
また上記実施例では、ラッチパルスＬＰを使用したチャージ・ポンプ回路を例にとり説明したが、ＬＰを用いない場合にはディレイ回路等を用いてノンオーバラップのクロックを生成すればよい。 In the above embodiment, the charge pump circuit using the latch pulse LP has been described taking as an example, may be generated clock non-overlapping with the delay circuit and the like in the case of not using the LP.
【図１】実施例１に係る電源回路のブロック図である。 1 is a block diagram of a power supply circuit according to the first embodiment.
【図２】Ｖ２、−Ｖ２の生成にオペアンプを用いた場合のブロック図である。  V2, is a block diagram of a case of using an operational amplifier to generate the -V2.
【図３】コントラスト調整回路の一例を示す回路図である。 3 is a circuit diagram showing an example of a contrast adjustment circuit.
【図４】クロック形成回路の一例を示す回路図である。 4 is a circuit diagram showing an example of a clock generation circuit.
【図５】クロック形成回路の動作を説明するためのタイミングチャートである。 5 is a timing chart for explaining the operation of the clock generation circuit.
【図６】チャージ・ポンプ回路の基本概念図である。 FIG. 6 is a basic conceptual diagram of the charge pump circuit.
【図７】２倍昇圧用チャージ・ポンプ回路の概念図である。 7 is a conceptual diagram of a double boosting charge pump circuit.
【図８】負方向２倍昇圧用チャージ・ポンプ回路の概念図である。 8 is a conceptual diagram of the negative-direction double boosting charge pump circuit.
【図９】１／２降圧用チャージ・ポンプ回路の概念図である。  1/2 is a conceptual diagram of a step-down charge pump circuit.
【図１０】負方向６倍昇圧用チャージ・ポンプ回路の概念図である。 10 is a conceptual diagram of a negative direction sextuple boosting a charge pump circuit for.
【図１１】図１１（Ａ）、図１１（Ｂ）は、図１０の回路の動作を説明するための図である。  FIG. 11 (A), the FIG. 11 (B) is a diagram for explaining the operation of the circuit of Figure 10.
【図１２】負方向６倍昇圧用チャージ・ポンプ回路の他の例の概念図である。 12 is a conceptual diagram of another example of the negative 6 times boosting charge pump circuit.
【図１３】図１３（Ａ）、図１３（Ｂ）は、図１２の回路の動作を説明するための図である。  FIG. 13 (A), the FIG. 13 (B) is a diagram for explaining the operation of the circuit of Figure 12.
【図１４】図１４（Ａ）、図１４（Ｂ）は、３／２倍昇圧用チャージ・ポンプ回路の概念図である。  FIG. 14 (A), the FIG. 14 (B) is a conceptual diagram of a 3/2-fold boosting charge pump circuit.
【図１５】図１５（Ａ）、図１５（Ｂ）は、負方向３／２倍昇圧用チャージ・ポンプ回路の概念図である。  FIG. 15 (A), the FIG. 15 (B) is a conceptual diagram of a negative 3/2 boosting charge pump circuit.
【図１６】図１６（Ａ）、図１６（Ｂ）は、２／３倍降圧用チャージ・ポンプ回路の概念図である。  FIG. 16 (A), the FIG. 16 (B) is a conceptual diagram of a two / three-fold step-down charge pump circuit.
【図１７】図１７（Ａ）、図１７（Ｂ）は、負方向２／３倍降圧用チャージ・ポンプ回路の概念図である。  FIG. 17 (A), FIG. 17 (B) is a conceptual diagram of the negative direction 2/3 step-down charge pump circuit.
【図１８】負方向２倍昇圧回路の具体例を示す回路図である。 18 is a circuit diagram showing a specific example of the negative-direction double boosting circuit.
【図１９】図１８の回路の動作を説明するための図である。 19 is a diagram for explaining the operation of the circuit of Figure 18.
【図２０】図２０（Ａ）、図２０（Ｂ）は、レベルシフト手段の一例を示す回路図である。  FIG. 20 (A), FIG. 20 (B) is a circuit diagram showing an example of the level shift means.
【図２１】ダイオードを用いたチャージ・ポンプ回路の一例を示す回路図である。 FIG. 21 is a circuit diagram showing an example of a charge pump circuit using a diode.
【図２２】図２１の回路の動作を説明するための図である。 22 is a diagram for explaining the operation of the circuit of Figure 21.
【図２３】図２１の回路の応用例を示す回路図である。 23 is a circuit diagram showing an application example of the circuit of Figure 21.
【図２４】ポンピング・コンデンサを２つ設けたチャージ・ポンプ回路の例を示す回路図である。 FIG. 24 is a circuit diagram showing an example of a pumping capacitor provided with two charge pump circuits.
【図２５】図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）は、水平走査期間毎にチャージ・ポンプ動作を行う手法について説明するための図である。  FIG. 25 (A), the FIG. 25 (B), FIG. 25 (C) are diagrams for explaining a method of performing charge pump operation every horizontal scan period.
【図２６】昇圧、降圧の倍率変更部を設けたチャージ・ポンプ回路の例を示す回路図である。 [Figure 26] boosting is a circuit diagram showing an example of a charge pump circuit provided with a magnification changing portion of the buck.
【図２７】昇圧、降圧の倍率変更部を設けたチャージ・ポンプ回路の他の例を示す回路図である。 [Figure 27] boosting is a circuit diagram showing another example of a charge pump circuit provided with a magnification changing portion of the buck.
【図２８】図２８（Ａ）、図２８（Ｂ）は、電源投入後の所与の期間、高電圧の供給を停止させる例を示す回路図である。  FIG. 28 (A), FIG. 28 (B) given period after the power is turned on, a circuit diagram showing an example of stopping the supply of the high voltage.
【図２９】実施例７に係る電源回路のブロック図である。 Figure 29 is a block diagram of a power supply circuit according to the seventh embodiment.
【図３０】実施例８に係る電源回路のブロック図である。 30 is a block diagram of a power supply circuit according to the eighth embodiment.
【図３１】実施例９に係る電源回路のブロック図である。 FIG. 31 is a block diagram of a power supply circuit according to the ninth embodiment.
【図３２】パネル駆動波形の例を示す図である。 32 is a diagram showing an example of a panel driving waveforms.
【図３３】実施例１０に係る電源回路のブロック図である。 FIG. 33 is a block diagram of a power supply circuit according to Example 10.
【図３４】実施例１１に係る電源回路のブロック図である。 FIG. 34 is a block diagram of a power supply circuit according to Example 11.
【図３５】実施例１１に係る電源回路の他の例を示すブロック図である。 FIG. 35 is a block diagram showing another example of the power supply circuit according to the embodiment 11.
【図３６】入力電源電圧の電位関係を説明するための図である。 36 is a diagram for explaining the potential relationship between the input power supply voltage.
【図３７】ＶＨ、ＶＬ系の残留電荷を放電させる例を示す回路図である。 [Figure 37] VH, it is a circuit diagram showing an example of discharging the VL system residual charge.
【図３８】ＶＨ、ＶＬ系の残留電荷を放電させる他の例を示す回路図である。 [Figure 38] VH, it is a circuit diagram showing another example of discharging the VL system residual charge.
【図３９】図３９（Ａ）、図３９（Ｂ）は、ＶＨ、ＶＬ系の残留電荷を放電させる他の例を示す回路図である。  FIG. 39 (A), FIG. 39 (B) is, VH, is a circuit diagram showing another example of discharging the VL system residual charge.
【図４０】図４０（Ａ）、図４０（Ｂ）は、ＶＨ、ＶＬ系の残留電荷を放電させる他の例を示す回路図である。 Figure 40 Figure 40 (A), FIG. 40 (B) is, VH, is a circuit diagram showing another example of discharging the VL system residual charge.
【図４１】実施例１３に係る液晶表示装置の一例を示すブロック図である。 FIG. 41 is a block diagram showing an example of a liquid crystal display device according to Example 13.
【図４２】図４１の液晶表示装置の駆動波形を説明するための図である。 42 is a diagram for explaining a driving waveform of the liquid crystal display device in FIG 41.
【図４３】レベルシフト手段の一例を示す回路図である。 FIG. 43 is a circuit diagram showing an example of the level shift means.
【図４４】図４４（Ａ）は、実施例１４に係る液晶表示装置の一例を示すブロック図であり、図４４（Ｂ）は、駆動電圧の電位関係を説明するための図である。  FIG. 44 (A) is a block diagram showing an example of a liquid crystal display device according to embodiment 14, FIG. 44 (B) are diagrams for explaining the potential relationship between the drive voltage.
【図４５】図４５（Ａ）は、実施例１５に係る液晶表示装置の一例を示すブロック図であり、図４５（Ｂ）は、駆動電圧の電位関係を説明するための図である。 Figure 45 Figure 45 (A) is a block diagram showing an example of a liquid crystal display device according to embodiment 15, FIG. 45 (B) are diagrams for explaining the potential relationship between the drive voltage.
【図４６】図４６（Ａ）は、実施例１６に係る液晶表示装置の一例を示すブロック図であり、図４６（Ｂ）は、駆動電圧の電位関係を説明するための図である。  FIG. 46 (A) is a block diagram showing an example of a liquid crystal display device according to embodiment 16, FIG. 46 (B) are diagrams for explaining the potential relationship between the drive voltage.
【図４７】実施例１７に係る電子機器の一例を示すブロック図である。 FIG. 47 is a block diagram showing an example of an electronic apparatus according to the embodiment 17.
【図４８】第１の背景例の電源回路の一例を示す回路図である。 FIG. 48 is a circuit diagram showing an example of the power supply circuit of the first background example.
【図４９】第２の背景例の電源回路の一例を示す回路図である。 FIG. 49 is a circuit diagram showing an example of the power supply circuit of the second background example.
【図５０】第３の背景例の電源回路を説明するためのパネル駆動波形の一例を示す図である。 50 is a diagram showing an example of a panel driving waveform for explaining a power supply circuit of the third background example.
【図５１】第３の背景例の電源回路の一例を示す回路図である。 FIG. 51 is a circuit diagram showing an example of the power supply circuit of the third background example.
前記第１電位と前記第Ｎ電位の中間の電位である前記第Ｉ電位を供給する前記第２のチャージ・ポンプ回路では、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を行うことを特徴とする電源回路。 And in the said second charge pump circuit for supplying the intermediate of the first I potential is the potential of the first potential and said second N potential, charge pump operation to charge the backup capacitor alternately by a plurality of pumping capacitors power supply circuit and performs.
前記表示オフ制御信号が入力されて前記第１及び前記第２のチャージ・ポンプ回路に供給される前記所与のクロックが停止し、前記チャージ・ポンプ動作が停止した場合に、前記第１、第Ｎ電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる手段を含むことを特徴とする電源回路。 When said given clock the display-off control signal is supplied is inputted to the first and the second charge pump circuit is stopped, the charge pump operation is stopped, the first, second power supply circuit comprising means for discharging the residual charge of the circuit portion voltage is supplied by at least one of N potential.
請求項１又は２に記載の電源回路と、複数のデータ線電極と複数の走査線電極により制御される液晶層を含む液晶パネルと、前記電源回路により供給される電位に基づいて前記データ線電極を制御するデータ線ドライバと、前記電源回路により供給される電位に基づいて前記走査線電極を制御する走査線ドライバと、を含むことを特徴とする液晶表示装置。 A power supply circuit according to claim 1 or 2, a liquid crystal panel including a liquid crystal layer which is controlled by a plurality of data line electrode and a plurality of scan line electrode, the data line electrodes on the basis of a potential supplied by said power supply circuit a data line driver for controlling the liquid crystal display device characterized by comprising a scanning line driver for controlling the scan line electrodes on the basis of a potential supplied by said power supply circuit.
請求項３の液晶表示装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the liquid crystal display device according to claim 3.